JPS6028073B2 - アドレス信号デコ−ド回路 - Google Patents
アドレス信号デコ−ド回路Info
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- JPS6028073B2 JPS6028073B2 JP3816380A JP3816380A JPS6028073B2 JP S6028073 B2 JPS6028073 B2 JP S6028073B2 JP 3816380 A JP3816380 A JP 3816380A JP 3816380 A JP3816380 A JP 3816380A JP S6028073 B2 JPS6028073 B2 JP S6028073B2
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- signal
- address signal
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
Description
【発明の詳細な説明】
本発明は、所望の制御対象物を、その対象物に付された
アドレスまたはユニット番号に相当するアドレス信号に
よって指定する例えばメモリ装置などのアドレス信号利
用装置に使用して好適なアドレス信号デコード回路に関
するものである。
アドレスまたはユニット番号に相当するアドレス信号に
よって指定する例えばメモリ装置などのアドレス信号利
用装置に使用して好適なアドレス信号デコード回路に関
するものである。
例えば、各アドレス空間に対応するアドレスが物理的（
ハードウェア的）に固定されている所定容量のアドレス
空間（記憶位置）をもつメモリ装置において、計算機な
どのアドレス信号源から見た見かけ上のアドレスを自由
に変更できるようにすれば、計算機などのデータ処理シ
ステムを構成する上で極めて便利である。特に、見かけ
上のアドレスの割当てを当該メモリ装置の各種利用形態
（利用モード）に応じて変更する必要があるようなデー
タ処理システムでは極めて便利である。そこで、メモリ
装置の各アドレス空間を所望のアドレスに予め割当てて
おき、アドレス信号源からこの割当てアドレスに対応す
るアドレス信号が供鎌倉された時のみ、制御対象のメモ
リ装置を活性化するアドレス信号デコード回路がある。
しかし、従来におけるアドレス信号デコード回路は、ア
ンドゲートなどの論理素子を粗合せたランダムロジック
によって構成されているため、論理素子数が多くなり、
回路を収納する回路基板が大型化してしまうと同時に、
回路基板の中でのプリント配線が複雑になってしまうと
いう欠点がある。
ハードウェア的）に固定されている所定容量のアドレス
空間（記憶位置）をもつメモリ装置において、計算機な
どのアドレス信号源から見た見かけ上のアドレスを自由
に変更できるようにすれば、計算機などのデータ処理シ
ステムを構成する上で極めて便利である。特に、見かけ
上のアドレスの割当てを当該メモリ装置の各種利用形態
（利用モード）に応じて変更する必要があるようなデー
タ処理システムでは極めて便利である。そこで、メモリ
装置の各アドレス空間を所望のアドレスに予め割当てて
おき、アドレス信号源からこの割当てアドレスに対応す
るアドレス信号が供鎌倉された時のみ、制御対象のメモ
リ装置を活性化するアドレス信号デコード回路がある。
しかし、従来におけるアドレス信号デコード回路は、ア
ンドゲートなどの論理素子を粗合せたランダムロジック
によって構成されているため、論理素子数が多くなり、
回路を収納する回路基板が大型化してしまうと同時に、
回路基板の中でのプリント配線が複雑になってしまうと
いう欠点がある。
特に、アドレスの割当てを各種利用モードに応じて変更
する必要がある場合、これらの欠点はさらに顕著に現わ
れる。本発明は、このような欠点を解決するためになさ
れたもので、その目的は小規模構成で、プリント配線を
単純にし得るようにしたアドレス信号デコード回路を提
供することにある。
する必要がある場合、これらの欠点はさらに顕著に現わ
れる。本発明は、このような欠点を解決するためになさ
れたもので、その目的は小規模構成で、プリント配線を
単純にし得るようにしたアドレス信号デコード回路を提
供することにある。
このような目的を達成するために本発明によるアドレス
信号デコード回路は、メモリ装置を活性化するための活
性化信号を、当該メモリ装置を活性化すべきアドレス空
間に対応してＰ・ＲＯＭあるいはＲＯＭなどのメモリ素
子に予め記憶させておき、予め割当てたアドレスに相当
するアドレス信号源からの原アドレス信号が入力された
時のみ、上記〆モリ素子から活性化信号を出力するよう
にすると共に、アドレスの割当てを不連続にした場合に
は上記原アドレス信号を実際の物理アドレスに適合する
ように変換し、この変換した新アドレス信号をメモリ装
置に供Ｖ給するように構成したものである。
信号デコード回路は、メモリ装置を活性化するための活
性化信号を、当該メモリ装置を活性化すべきアドレス空
間に対応してＰ・ＲＯＭあるいはＲＯＭなどのメモリ素
子に予め記憶させておき、予め割当てたアドレスに相当
するアドレス信号源からの原アドレス信号が入力された
時のみ、上記〆モリ素子から活性化信号を出力するよう
にすると共に、アドレスの割当てを不連続にした場合に
は上記原アドレス信号を実際の物理アドレスに適合する
ように変換し、この変換した新アドレス信号をメモリ装
置に供Ｖ給するように構成したものである。
以下、図面を用いて本発明を詳細に説明する。
第，１図は本発明によるアドレス信号デコード回路の一
実施例を示す回路図であって、次の第１表に示すような
条件を前提として設計されているものである。第１表 なお、利用モードＭＤＩ〜ＭＤ３とは、次の第２表に示
すようなメモリ装置Ｍの利用形態を指す。
実施例を示す回路図であって、次の第１表に示すような
条件を前提として設計されているものである。第１表 なお、利用モードＭＤＩ〜ＭＤ３とは、次の第２表に示
すようなメモリ装置Ｍの利用形態を指す。
第２表
従って、各利用モードＭ町１〜〜ＭＤ３における各メモ
リモジュールｍ，〜風の割当てアドレスｍ，（Ａ）〜肌
（Ａ）は、次の第３表によって表わすことができる。
リモジュールｍ，〜風の割当てアドレスｍ，（Ａ）〜肌
（Ａ）は、次の第３表によって表わすことができる。
第３表
以上のような条件に基づいて設計されたこの実施例は、
大別して、メモリ装置Ｍに予め割当てた割当てアドレス
に相当する計算機ＣＡからの原アドレス信号Ａ（各ビッ
トが〆〜匁５の重みをもつ１７ビットの信号へ〜Ａ，６
からなる）が入力された時のみ、活性化信号ＳＥＬを出
力する活性化信号出力部１と、利用モードＭＤ３のよう
に割当てアドレスを不連続に設定した場合に、原アドレ
ス信号Ａをメモリ装置の物理アドレスに適合するように
変換する信号変換部２とから構成されている。
大別して、メモリ装置Ｍに予め割当てた割当てアドレス
に相当する計算機ＣＡからの原アドレス信号Ａ（各ビッ
トが〆〜匁５の重みをもつ１７ビットの信号へ〜Ａ，６
からなる）が入力された時のみ、活性化信号ＳＥＬを出
力する活性化信号出力部１と、利用モードＭＤ３のよう
に割当てアドレスを不連続に設定した場合に、原アドレ
ス信号Ａをメモリ装置の物理アドレスに適合するように
変換する信号変換部２とから構成されている。
活性化信号出力部１は、先頭アドレス（ＳＡ）を０、４
、８、１２………１２舵番地という具合に、４ｋ番地単
位の境界で設定し得るように〆２（必）、ぞ３（郷）、
？４（１巡）、メ５（３歌）公６（釘Ｋ）の重みをもつ
先頭アドレス設定スイッチＳ，〜Ｓ５と、各利用モード
ーこ応じた活性化信号ＳＥＬ〔ＭＤ，〕〜ＳＥＬ〔ＭＤ
３〕を記憶したＰ・ＲＯＭ３の第１領域３１と、活性化
信号ＳＥＬ〔ＭＤ，〕〜ＳＥＬ〔ＭＤ３〕のうち１つを
選択して活性化信号ＳＥＬとして出力する選択スイッチ
Ｓ６とを備えている。一方、信号変換部２は原アドレス
信号Ａをメモリ装置Ｍにおける実際の物理アドレスに適
合するようにするための補正信号ＤＳ（Ｚ２の重みをも
つ）を記憶したＰ・ＲＯＭ３の第２領域３２と、原アド
レス信号Ａのうち信号Ａ地Ａ，３と補正信号ＤＳとを加
算し、その加算信号を新アドレス信号Ｂのうち信号Ｂ３
，Ｂ２として出力する加算器２０とを備えており、原ア
ドレス信号Ａのうち信号へ〜Ａ，．は新アドレス信号Ｂ
〜Ｂ，．としてメモリ装置Ｍに直接供Ｖ給されるように
構成されている。ところで、Ｐ・ＲＯＭ３の第１領域３
１および第２領域３２は、先頭アドレス設定スイッチＳ
，〜Ｓ５によって設定された先頭アドレス信号ＳＡと、
原アドレス信号ＡＭ〜Ａ，６とをアドレス信号入力とす
るものであるが、第１領域３１には次の第１式から第３
式に示すような源アドレス信号Ａ，２〜Ａ，６が入力さ
れた時、“１”の活性化信号ＳＥＬ〔ＭＤ，〕〜ＳＥＬ
〔ＭＤ３〕が読み出されるように各活性化信号ＳＥＬ〔
ＭＤ，〕〜ＳＥＬ〔ＭＤ３〕が記憶されている。なお、
Ｎはメモリ装置Ｍの全アドレス空間を表わす数値である
。ＳＥＬ〔ＭＤ，〕＝“１”；（ＳＡ） ≦（Ａ）く（ＳＡ十Ｎ） ．．．……【１｝ＳＥＬ
〔ＭＤ２〕＝“１”：（ＳＡ）ミ（Ａ）＜（ＳＡ十Ｎ一
４Ｋ） ・・・・…・・‘２１ＳＥＬ〔ＭＤ３〕＝“１
”；（ＳＡ）ＳＡ＜（ＳＡ十４Ｋ−１） および（ＳＡ＋雛）ＳＡ＜（ＳＡ十Ｎ十４Ｋ）．・・．
・・．・・｛３’一方、第２領域３２には、次の第４式
で示す原アドレス信号Ａ，２〜Ａ，６が入力された時、
“１”の補正信号ＤＳが読み出されるように信号ＤＳが
記憶されている。
、８、１２………１２舵番地という具合に、４ｋ番地単
位の境界で設定し得るように〆２（必）、ぞ３（郷）、
？４（１巡）、メ５（３歌）公６（釘Ｋ）の重みをもつ
先頭アドレス設定スイッチＳ，〜Ｓ５と、各利用モード
ーこ応じた活性化信号ＳＥＬ〔ＭＤ，〕〜ＳＥＬ〔ＭＤ
３〕を記憶したＰ・ＲＯＭ３の第１領域３１と、活性化
信号ＳＥＬ〔ＭＤ，〕〜ＳＥＬ〔ＭＤ３〕のうち１つを
選択して活性化信号ＳＥＬとして出力する選択スイッチ
Ｓ６とを備えている。一方、信号変換部２は原アドレス
信号Ａをメモリ装置Ｍにおける実際の物理アドレスに適
合するようにするための補正信号ＤＳ（Ｚ２の重みをも
つ）を記憶したＰ・ＲＯＭ３の第２領域３２と、原アド
レス信号Ａのうち信号Ａ地Ａ，３と補正信号ＤＳとを加
算し、その加算信号を新アドレス信号Ｂのうち信号Ｂ３
，Ｂ２として出力する加算器２０とを備えており、原ア
ドレス信号Ａのうち信号へ〜Ａ，．は新アドレス信号Ｂ
〜Ｂ，．としてメモリ装置Ｍに直接供Ｖ給されるように
構成されている。ところで、Ｐ・ＲＯＭ３の第１領域３
１および第２領域３２は、先頭アドレス設定スイッチＳ
，〜Ｓ５によって設定された先頭アドレス信号ＳＡと、
原アドレス信号ＡＭ〜Ａ，６とをアドレス信号入力とす
るものであるが、第１領域３１には次の第１式から第３
式に示すような源アドレス信号Ａ，２〜Ａ，６が入力さ
れた時、“１”の活性化信号ＳＥＬ〔ＭＤ，〕〜ＳＥＬ
〔ＭＤ３〕が読み出されるように各活性化信号ＳＥＬ〔
ＭＤ，〕〜ＳＥＬ〔ＭＤ３〕が記憶されている。なお、
Ｎはメモリ装置Ｍの全アドレス空間を表わす数値である
。ＳＥＬ〔ＭＤ，〕＝“１”；（ＳＡ） ≦（Ａ）く（ＳＡ十Ｎ） ．．．……【１｝ＳＥＬ
〔ＭＤ２〕＝“１”：（ＳＡ）ミ（Ａ）＜（ＳＡ十Ｎ一
４Ｋ） ・・・・…・・‘２１ＳＥＬ〔ＭＤ３〕＝“１
”；（ＳＡ）ＳＡ＜（ＳＡ十４Ｋ−１） および（ＳＡ＋雛）ＳＡ＜（ＳＡ十Ｎ十４Ｋ）．・・．
・・．・・｛３’一方、第２領域３２には、次の第４式
で示す原アドレス信号Ａ，２〜Ａ，６が入力された時、
“１”の補正信号ＤＳが読み出されるように信号ＤＳが
記憶されている。
ＤＳ＝“１”；ＳＡ＋ＮミＡくＳＡ＋Ｎ＋』Ｋ ・・
・【４１なお、加算器２０は、次に第５式に示す加算動
作を行なうものである。亥３・Ａ，３十（ぞ２・Ａ．２
十公２・ＤＳ）＝ぞ３・Ｂ，３十ぞ２・Ｂ２
………【５１この加算器２０は、利用モードＭ血３にお
いて物理アドレスが（郷）〜（１狐‐１）番地のメモリ
モジュール叫を（ＳＡ十１舷）〜（ＳＡ十２血‐１）番
地に割当てているために必要となるものである。
・【４１なお、加算器２０は、次に第５式に示す加算動
作を行なうものである。亥３・Ａ，３十（ぞ２・Ａ．２
十公２・ＤＳ）＝ぞ３・Ｂ，３十ぞ２・Ｂ２
………【５１この加算器２０は、利用モードＭ血３にお
いて物理アドレスが（郷）〜（１狐‐１）番地のメモリ
モジュール叫を（ＳＡ十１舷）〜（ＳＡ十２血‐１）番
地に割当てているために必要となるものである。
つまり、利用モードＭＤ３においては、（ＳＡ＋１弧）
〜（ＳＡ＋２血‐１）番地に相当する原アドレス信号Ａ
を（服）〜（１狐‐１）番地に相当するアドレス信号Ｂ
に変換する必要がある。そのためには、上述の第５式に
おけるＤＳを“１”とすればよい。すなわち、（ＳＡ＋
１磯）〜（ＳＡ十２雌‐１）から（ＳＡ＋１が）を減算
すればよい。以上のような構成において、メモリ装置Ｍ
を利用モードＭＤＩで利用する場合、選択スイッチＳ６
は活性化信号ＳＥＬ〔ＭＤ，〕を選択する位置に設定さ
れる。
〜（ＳＡ＋２血‐１）番地に相当する原アドレス信号Ａ
を（服）〜（１狐‐１）番地に相当するアドレス信号Ｂ
に変換する必要がある。そのためには、上述の第５式に
おけるＤＳを“１”とすればよい。すなわち、（ＳＡ＋
１磯）〜（ＳＡ十２雌‐１）から（ＳＡ＋１が）を減算
すればよい。以上のような構成において、メモリ装置Ｍ
を利用モードＭＤＩで利用する場合、選択スイッチＳ６
は活性化信号ＳＥＬ〔ＭＤ，〕を選択する位置に設定さ
れる。
そして、各メモリジュールＭ，〜血のアドレスが割当て
られる。説明を簡単にするために、先頭アドレス（ＳＡ
）を「ＳＡ）＝０」とした場合について説明する。この
場合、先頭アドレススイッチＳ，〜Ｓ５はすべて開放状
態に設定される。このような状態において、計算機にＡ
から０〜１舷番地に相当する原アドレス信号Ａが入力さ
れると、Ｐ・ＲＯＭ３の第１領域３１からの“１”の活
性化信号ＳＥＬ〔ＭＤ，〕が読み出され、この信号ＳＥ
Ｌ〔ＭＤ，〕がメモリ装置Ｍのセレクト信号端子（Ｓｉ
ｎ）に与えられる。これによって、メモリ装置Ｍにおけ
る各メモリジュールｍ，〜ｍ４は活性化される。一方、
原アドレス信号Ａが０〜（１郷−１）番地に相当する時
、補正信号ＤＳは“０”となっている。
られる。説明を簡単にするために、先頭アドレス（ＳＡ
）を「ＳＡ）＝０」とした場合について説明する。この
場合、先頭アドレススイッチＳ，〜Ｓ５はすべて開放状
態に設定される。このような状態において、計算機にＡ
から０〜１舷番地に相当する原アドレス信号Ａが入力さ
れると、Ｐ・ＲＯＭ３の第１領域３１からの“１”の活
性化信号ＳＥＬ〔ＭＤ，〕が読み出され、この信号ＳＥ
Ｌ〔ＭＤ，〕がメモリ装置Ｍのセレクト信号端子（Ｓｉ
ｎ）に与えられる。これによって、メモリ装置Ｍにおけ
る各メモリジュールｍ，〜ｍ４は活性化される。一方、
原アドレス信号Ａが０〜（１郷−１）番地に相当する時
、補正信号ＤＳは“０”となっている。
このため、原アドレス信号Ａのうち、信号へ〜Ａ，３は
何等変更されずに新アドレス信号Ｂｏ〜Ｂ３としてメモ
リ装置Ｍに与えられる。これによって、各メモリモジュ
ールｍ，〜ｍ４のアドレス空間を連続して利用すること
ができる。次に、利用モードＭＤ２においては、選択ス
イッチＳ６が信号ＳＥＬ〔ＭＤ２〕を選択する位置に設
定される。
何等変更されずに新アドレス信号Ｂｏ〜Ｂ３としてメモ
リ装置Ｍに与えられる。これによって、各メモリモジュ
ールｍ，〜ｍ４のアドレス空間を連続して利用すること
ができる。次に、利用モードＭＤ２においては、選択ス
イッチＳ６が信号ＳＥＬ〔ＭＤ２〕を選択する位置に設
定される。
そして、計算機ＣＡから０〜（１巡‐１）番地に相当す
る原アドレス信号Ａが入力されると、第１領域３１から
は信号Ａが０〜（１が−１）番地を示している間のみ“
１”の活性化信号ＳＥＬ〔ＭＤ２〕が出力される。この
ため、メモリモジュール恥は活性化されず、メモリモジ
ュールｍ，〜ｍ３のみが活性化される。そして、この場
合も補正信号ＤＳは“０”となっている。このため、メ
モリモジュールｍ，〜ｍ３のみの各アドレス空間を連続
して利用することができる。次に、利用モードＭＤ３に
おいては、選択スイッチＳ６が信号ＳＥＬ〔ＭＤ３〕を
選択する位置に設定される。
る原アドレス信号Ａが入力されると、第１領域３１から
は信号Ａが０〜（１が−１）番地を示している間のみ“
１”の活性化信号ＳＥＬ〔ＭＤ２〕が出力される。この
ため、メモリモジュール恥は活性化されず、メモリモジ
ュールｍ，〜ｍ３のみが活性化される。そして、この場
合も補正信号ＤＳは“０”となっている。このため、メ
モリモジュールｍ，〜ｍ３のみの各アドレス空間を連続
して利用することができる。次に、利用モードＭＤ３に
おいては、選択スイッチＳ６が信号ＳＥＬ〔ＭＤ３〕を
選択する位置に設定される。
そして、計算器ＣＡから０〜（２０Ｋ−１）番地に相当
する原アドレス信号Ａが入力されると、第１領域３１か
らは信号Ａが０〜（４Ｋ−１）番地および８〜（２０Ｋ
−１）番地を示している時のみ“１”の活性化信号ＳＥ
Ｌ〔ＭＤ３〕が出力される。一方、第２領域３２からは
、信号Ａが１服〜（２雌−１）番地を示している時、“
１”の補正信号ＤＳが出力される。
する原アドレス信号Ａが入力されると、第１領域３１か
らは信号Ａが０〜（４Ｋ−１）番地および８〜（２０Ｋ
−１）番地を示している時のみ“１”の活性化信号ＳＥ
Ｌ〔ＭＤ３〕が出力される。一方、第２領域３２からは
、信号Ａが１服〜（２雌−１）番地を示している時、“
１”の補正信号ＤＳが出力される。
このため、メモリモジュールｍ，，ｍ３，血は、信号Ａ
がそれぞれ０〜（巡−１）番地、郷〜（１狐‐１）番地
、１狐〜（１磯一１）番地を示している時に各アドレス
空間が利用されるが、メモリモジュールｍ２は信号Ａが
１弧〜（２０Ｋ−１）番地を示している時に各アドレス
空間が利用される。例えば、原アドレス信号Ａが１舷番
地を示している時には、原アドレス信号Ａのうち信号Ａ
，４のみが“１”であり、他の信号は“０”である。こ
の時補正信号ＤＳは“１”となっている。従って、加算
器２川こおいては次の第６式に示す演算が実行され、１
巡番地を示している原アドレス信号Ａが４Ｋ番地を示す
新アドレス信号Ｂに変換される。これによって、メモリ
モジュールｍ２は信号Ａが１腿〜（２０Ｋ−１）番地を
示している時に利用される。
がそれぞれ０〜（巡−１）番地、郷〜（１狐‐１）番地
、１狐〜（１磯一１）番地を示している時に各アドレス
空間が利用されるが、メモリモジュールｍ２は信号Ａが
１弧〜（２０Ｋ−１）番地を示している時に各アドレス
空間が利用される。例えば、原アドレス信号Ａが１舷番
地を示している時には、原アドレス信号Ａのうち信号Ａ
，４のみが“１”であり、他の信号は“０”である。こ
の時補正信号ＤＳは“１”となっている。従って、加算
器２川こおいては次の第６式に示す演算が実行され、１
巡番地を示している原アドレス信号Ａが４Ｋ番地を示す
新アドレス信号Ｂに変換される。これによって、メモリ
モジュールｍ２は信号Ａが１腿〜（２０Ｋ−１）番地を
示している時に利用される。
以上のことからわかるように、この実施例は活性化信号
ＳＥＬ〔ＭＤ，〕〜ＳＥＬ〔ＭＤ３〕および補正信号Ｄ
Ｓを各利用モ−ド‘こ応じてＰ・ＲＯＭ３に記憶させて
おき、割当てアドレスに相当する原アドレス信号Ａが入
力された時に各メモリモジュールｍ，〜ｍ４を活性化し
て利用するようにしたものである。
ＳＥＬ〔ＭＤ，〕〜ＳＥＬ〔ＭＤ３〕および補正信号Ｄ
Ｓを各利用モ−ド‘こ応じてＰ・ＲＯＭ３に記憶させて
おき、割当てアドレスに相当する原アドレス信号Ａが入
力された時に各メモリモジュールｍ，〜ｍ４を活性化し
て利用するようにしたものである。
従って、Ｐ・ＲＯＭ３の記憶内容を変更するのみでメモ
リモジュールｍ，〜ｍ４の割当てアドレスを自由に変更
できる。つまり、１個のＰ・ＲＯＭ３と加算器２０のみ
でメモリ装置Ｍの割当てアドレスを自由に設定でき、回
路基板を小型化できる利点がある。また、利用モードＭ
ＤＩにおけるメモリモジュールｍ・〜ｍ４のアドレスを
第４図ｂ〜ｃで示すようにランダムに割当てる場合、あ
るいは利用モードＭＤ３におけるアドレスを、第５図ｂ
〜ｃに示すように完全に不連続となるように割当てる場
合には、信号変換部を第３図のように構成し、第２領域
３２に記憶させる補正信号をぞ２（４Ｋ）の重みをもつ
信号ＤＳ２とぞ３（服）の重みをもつ信号ＤＳ，とし、
これらの信号ＤＳ２およびＤＳ，を加算器２０のれ入力
とｙ，入力にそれぞれ与えるようにすればよい。
リモジュールｍ，〜ｍ４の割当てアドレスを自由に変更
できる。つまり、１個のＰ・ＲＯＭ３と加算器２０のみ
でメモリ装置Ｍの割当てアドレスを自由に設定でき、回
路基板を小型化できる利点がある。また、利用モードＭ
ＤＩにおけるメモリモジュールｍ・〜ｍ４のアドレスを
第４図ｂ〜ｃで示すようにランダムに割当てる場合、あ
るいは利用モードＭＤ３におけるアドレスを、第５図ｂ
〜ｃに示すように完全に不連続となるように割当てる場
合には、信号変換部を第３図のように構成し、第２領域
３２に記憶させる補正信号をぞ２（４Ｋ）の重みをもつ
信号ＤＳ２とぞ３（服）の重みをもつ信号ＤＳ，とし、
これらの信号ＤＳ２およびＤＳ，を加算器２０のれ入力
とｙ，入力にそれぞれ与えるようにすればよい。
つまり、第４図ａに示す利用モードＭＤＩ−Ｂにおいて
は、原アドレス信号Ａ（Ａ，３〜Ａ。
は、原アドレス信号Ａ（Ａ，３〜Ａ。
）を次の第４表Ａ欄に示すような新アドレス信号Ｂ（Ｂ
３〜Ｂｏ）に変更する必要があるから、加算器２０のｙ
，入力と恥入力に第４表Ｂ欄に示すような補正信号ＤＳ
，，ＤＳ２を与えればよい。第４表 これによって、加算器２０は原アドレス信号Ａ（Ａ，６
〜Ａｏ）が（ＳＡ）〜（ＳＡ＋必‐１）番地を示すとき
、１２Ｋ番地相当の加算動作を実行し、（ＳＡ＋必）〜
（ＳＡ＋雛‐１）番地を示すとき、４Ｋ番地相当の加算
動作を実行し、（ＳＡ＋雛）〜（ＳＡ十１狐‐１）のと
き、必番地相当の減算動作を実行し、（ＳＡ十１狐）〜
（ＳＡ十１舷‐１）番地を示すとき、１泌番地相当の減
算動作を実行し、メモリモジュールｍ，〜血の物理アド
レスに適合する新アドレス信号Ｂが得られる。
３〜Ｂｏ）に変更する必要があるから、加算器２０のｙ
，入力と恥入力に第４表Ｂ欄に示すような補正信号ＤＳ
，，ＤＳ２を与えればよい。第４表 これによって、加算器２０は原アドレス信号Ａ（Ａ，６
〜Ａｏ）が（ＳＡ）〜（ＳＡ＋必‐１）番地を示すとき
、１２Ｋ番地相当の加算動作を実行し、（ＳＡ＋必）〜
（ＳＡ＋雛‐１）番地を示すとき、４Ｋ番地相当の加算
動作を実行し、（ＳＡ＋雛）〜（ＳＡ十１狐‐１）のと
き、必番地相当の減算動作を実行し、（ＳＡ十１狐）〜
（ＳＡ十１舷‐１）番地を示すとき、１泌番地相当の減
算動作を実行し、メモリモジュールｍ，〜血の物理アド
レスに適合する新アドレス信号Ｂが得られる。
また、第４図ｃに示す利用モードＭＤＩ一Ｃにおいては
、原アドレス信号Ａ（Ａ，３〜ん）を次の第５表Ａ欄に
示すような新アドレス信号Ｂ（Ｂ３〜Ｂ）に変更する必
要があるから、加算器２０のｙ，入力とｙｏ入力には第
５表Ｂ欄に示すような補正信号ＤＳ，，ＤＳ２を与えれ
ばよい。
、原アドレス信号Ａ（Ａ，３〜ん）を次の第５表Ａ欄に
示すような新アドレス信号Ｂ（Ｂ３〜Ｂ）に変更する必
要があるから、加算器２０のｙ，入力とｙｏ入力には第
５表Ｂ欄に示すような補正信号ＤＳ，，ＤＳ２を与えれ
ばよい。
第５表
これによって、加算器２０は原アドレス信号Ａ（Ａ，６
〜ん）が（ＳＡ十４Ｋ）〜（ＳＡ＋郷−１）番地および
（ＳＡ＋郷）〜（ＳＡ＋１次‐１）番地を示すとき、そ
れぞれ４Ｋ番地相当の加算動作および減算動作を実行し
、メモリモジュールｍ・〜ｍ４の物理アドレスに適合す
るような新アドレス信号Ｂが得られる。
〜ん）が（ＳＡ十４Ｋ）〜（ＳＡ＋郷−１）番地および
（ＳＡ＋郷）〜（ＳＡ＋１次‐１）番地を示すとき、そ
れぞれ４Ｋ番地相当の加算動作および減算動作を実行し
、メモリモジュールｍ・〜ｍ４の物理アドレスに適合す
るような新アドレス信号Ｂが得られる。
また、第５図ｂおよびｃに示す利用モードＭＤ３−Ｂお
よびＭＤ３−Ｃにおいては、第４図ｂ，ｃの利用モード
ＭＤＩ−Ｂ，ＭＤＩ−Ｃの場合と同様な考え方に基づき
、加算器２０のｙ．入力とｙｏ「入力に第６表、第７表
に示すような補正信号ＤＳ．，ＤＳ２を与えればよい。
よびＭＤ３−Ｃにおいては、第４図ｂ，ｃの利用モード
ＭＤＩ−Ｂ，ＭＤＩ−Ｃの場合と同様な考え方に基づき
、加算器２０のｙ．入力とｙｏ「入力に第６表、第７表
に示すような補正信号ＤＳ．，ＤＳ２を与えればよい。
この場合、活性化信号ＳＥＬ〔ＭＤ３〕を次の第７式お
よび第８式に示すような条件において“１”となるよう
に変更する必要がある。第６表 第７表 く未岬月モードＭＤ３−Ｃ） ＳＥＬ〔ＭＤ３一Ｂ〕＝“１” ；（ＳＡ）Ｓ（Ａ）＜（ＳＡ＋４Ｋ）、 （ＳＡ＋郷）ミ（Ａ）＜（ＳＡ＋１２Ｋ）、（ＳＡ＋１
巡）≦（Ａ）＜（ＳＡ＋２皿−１）、 （ＳＡ＋２４Ｋ） ≦（Ａ）Ｓ（ＳＡ＋２郷‐１） ．・・．・‐．・・｛７） ＳＥＬ〔ＭＤ３−Ｃ〕＝‘‘１” ：（ＳＡ）≦（Ａ）＜（ＳＡ＋４Ｋ）、 （ＳＡ十１狐） ≦（Ａ）＜（ＳＡ十１弧一１）、 （ＳＡ＋２必） Ｓ（Ａ）＜（ＳＡ十２郷‐１）、 （ＳＡ＋３細） ≦（Ａ）＜（ＳＡ十４０Ｋ−１） ……．・・【８｝ この結果、メモリモジュールｍ，〜似のアドレスを完全
に不連続に割当てて利用することができる。
よび第８式に示すような条件において“１”となるよう
に変更する必要がある。第６表 第７表 く未岬月モードＭＤ３−Ｃ） ＳＥＬ〔ＭＤ３一Ｂ〕＝“１” ；（ＳＡ）Ｓ（Ａ）＜（ＳＡ＋４Ｋ）、 （ＳＡ＋郷）ミ（Ａ）＜（ＳＡ＋１２Ｋ）、（ＳＡ＋１
巡）≦（Ａ）＜（ＳＡ＋２皿−１）、 （ＳＡ＋２４Ｋ） ≦（Ａ）Ｓ（ＳＡ＋２郷‐１） ．・・．・‐．・・｛７） ＳＥＬ〔ＭＤ３−Ｃ〕＝‘‘１” ：（ＳＡ）≦（Ａ）＜（ＳＡ＋４Ｋ）、 （ＳＡ十１狐） ≦（Ａ）＜（ＳＡ十１弧一１）、 （ＳＡ＋２必） Ｓ（Ａ）＜（ＳＡ十２郷‐１）、 （ＳＡ＋３細） ≦（Ａ）＜（ＳＡ十４０Ｋ−１） ……．・・【８｝ この結果、メモリモジュールｍ，〜似のアドレスを完全
に不連続に割当てて利用することができる。
ところで、以上においては、メモリ装置の各アドレス空
間を任意のアドレスの割当てる場合について説明したが
、固有のユニット番号などが付された端末装置に対する
端末装置アドレス信号をデコードする場合にも同様に適
用できるものである。
間を任意のアドレスの割当てる場合について説明したが
、固有のユニット番号などが付された端末装置に対する
端末装置アドレス信号をデコードする場合にも同様に適
用できるものである。
また、アドレスの割当ては４Ｋ番地単位としたが、これ
は任意に設定できるものである。
は任意に設定できるものである。
以上説明したように本発明によるアドレス信号デコード
回路は、制御対象のアドレス信号利用装置を活性化する
ための活性化信号を、当該アドレス信号利用装置を活性
化すべきアドレス空間に対応してＰ・ＲＯＭあるいはＲ
ＯＭなどのメモリ素子に予め記憶させておき、活性化す
べきアドレス空間に相当するアドレス信号源からの原ア
ドレス信号が入力された時のみ、上記〆モリ素子から活
性化信号を出力するようにすると共に、活性化７ドレス
空間を不連続にした場合には原アドレス信号をアドレス
信号利用装置の物理アドレスに適合するように変換し、
この変換した新アドレス信号をアドレス信号利用装置の
アドレス信号として供Ｖ給するようにしたものである。
回路は、制御対象のアドレス信号利用装置を活性化する
ための活性化信号を、当該アドレス信号利用装置を活性
化すべきアドレス空間に対応してＰ・ＲＯＭあるいはＲ
ＯＭなどのメモリ素子に予め記憶させておき、活性化す
べきアドレス空間に相当するアドレス信号源からの原ア
ドレス信号が入力された時のみ、上記〆モリ素子から活
性化信号を出力するようにすると共に、活性化７ドレス
空間を不連続にした場合には原アドレス信号をアドレス
信号利用装置の物理アドレスに適合するように変換し、
この変換した新アドレス信号をアドレス信号利用装置の
アドレス信号として供Ｖ給するようにしたものである。
このため、上記〆モリ素子の記憶内容を変更するのみで
アドレス信号利用装置の活性化空間を自由に設定できる
。また、回路を構成する素子がメモリ素子と加算器のみ
であるため、回路基板のプリント配線を極めて単純にで
き、さらに回路基板を小型化できるという優れた利点が
ある。
アドレス信号利用装置の活性化空間を自由に設定できる
。また、回路を構成する素子がメモリ素子と加算器のみ
であるため、回路基板のプリント配線を極めて単純にで
き、さらに回路基板を小型化できるという優れた利点が
ある。
第１図は本発明の−実施例を示す回路図、第２図はメモ
リ装置の利用モ”ドの一例を示す図、第３図は本発明の
他の実施例を示す回路図、第４図および第５図は第３図
の実施例におけるメモリ装置の利用モ−ドを示す図であ
る。 １・・・・・・活性化信号出力部、２・・・・・・信号
変換部、３・・・・・・Ｐ・ＲＯＭ、２０・・・・・・
加算器、Ｓ，〜Ｓ５・・・・・・先頭アドレス設定スイ
ッチ、Ｓ６・・・・・・選択スイッチ、ＣＡ…・・・計
算器、Ｍ・・・・・・メモリ装置、ｍ．〜ｍ４……メモ
リモジュール。 第３図 第４図 図 縦 図 Ｎ 船 図 山 船
リ装置の利用モ”ドの一例を示す図、第３図は本発明の
他の実施例を示す回路図、第４図および第５図は第３図
の実施例におけるメモリ装置の利用モ−ドを示す図であ
る。 １・・・・・・活性化信号出力部、２・・・・・・信号
変換部、３・・・・・・Ｐ・ＲＯＭ、２０・・・・・・
加算器、Ｓ，〜Ｓ５・・・・・・先頭アドレス設定スイ
ッチ、Ｓ６・・・・・・選択スイッチ、ＣＡ…・・・計
算器、Ｍ・・・・・・メモリ装置、ｍ．〜ｍ４……メモ
リモジュール。 第３図 第４図 図 縦 図 Ｎ 船 図 山 船
Claims (1)
- １ 制御対象のアドレス信号利用装置を所定のアドレス
空間において活性化するアドレス信号デコードに回路に
おいて、 上記アドレス信号利用装置を活性化すべき所
望のアドレス空間に対応した活性化信号を記憶し、活性
化すべきアドレス空間に相当するアドレス信号源からの
原アドレス信号が入力されたとき記憶した活性化信号を
上記アドレス信号利用装置に供給する活性化信号回路と
、 上記原アドレス信号によつて、上記アドレス信号利
用装置のアドレス空間を不連続或はランダムに割当てた
とき補正信号を発生し、この信号と上記原アドレス信号
の一部の信号とを加算器で加算演算し、上記原アドレス
信号を、上記アドレス信号利用装置において指定可能な
新アドレス信号に変換して上記アドレス信号利用装置に
与える信号変換回路とを具備することを特徴とするアド
レス信号デコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816380A JPS6028073B2 (ja) | 1980-03-27 | 1980-03-27 | アドレス信号デコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816380A JPS6028073B2 (ja) | 1980-03-27 | 1980-03-27 | アドレス信号デコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56137568A JPS56137568A (en) | 1981-10-27 |
| JPS6028073B2 true JPS6028073B2 (ja) | 1985-07-02 |
Family
ID=12517728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3816380A Expired JPS6028073B2 (ja) | 1980-03-27 | 1980-03-27 | アドレス信号デコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028073B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163768A (ja) * | 1986-01-16 | 1987-07-20 | Kansai Paint Co Ltd | 棒状体の外周面に塗布剤を塗布する装置 |
| JPH0379924U (ja) * | 1989-12-05 | 1991-08-15 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60233751A (ja) * | 1984-05-04 | 1985-11-20 | Omron Tateisi Electronics Co | アドレスデコ−ド回路 |
-
1980
- 1980-03-27 JP JP3816380A patent/JPS6028073B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163768A (ja) * | 1986-01-16 | 1987-07-20 | Kansai Paint Co Ltd | 棒状体の外周面に塗布剤を塗布する装置 |
| JPH0379924U (ja) * | 1989-12-05 | 1991-08-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56137568A (en) | 1981-10-27 |
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