JPS5823472A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5823472A JPS5823472A JP56122669A JP12266981A JPS5823472A JP S5823472 A JPS5823472 A JP S5823472A JP 56122669 A JP56122669 A JP 56122669A JP 12266981 A JP12266981 A JP 12266981A JP S5823472 A JPS5823472 A JP S5823472A
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- JP
- Japan
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路、４１に入力保護対策を行なう
半導体装置に関する。
半導体装置に関する。
第１図は入力保護対策を行な９た従来の差動増幅回路で
ある６図中〒１９丁２は差動入力段トランジスタ、Ｒ１
は入力ｆン（端子）１とトランジスタテＪのペース関に
設けられた電流制限抵抗、Ｄｌは入力ビン１と接地間に
設けられたサージ保護用ダイオード、Ｒ＊＃Ｒ１はトラ
ンジスタテ１．テ２の；レクタと電源ＶＣＣ間に続され
たトランジスタ、抵抗である。
ある６図中〒１９丁２は差動入力段トランジスタ、Ｒ１
は入力ｆン（端子）１とトランジスタテＪのペース関に
設けられた電流制限抵抗、Ｄｌは入力ビン１と接地間に
設けられたサージ保護用ダイオード、Ｒ＊＃Ｒ１はトラ
ンジスタテ１．テ２の；レクタと電源ＶＣＣ間に続され
たトランジスタ、抵抗である。
従来第１図に示すような差動増幅回路、その他の半導体
回路においては、入力ｆン１からのサージによるＦツン
ジスタ破壊を防ぐため、ダイオ−１’ＤＪ及び抵抗ＩＬ
１が挿入されている。
回路においては、入力ｆン１からのサージによるＦツン
ジスタ破壊を防ぐため、ダイオ−１’ＤＪ及び抵抗ＩＬ
１が挿入されている。
この電流制限抵抗Ｉ！１は、集積回路装置においてＮｗ
エピタキシャル層の烏に、ペース拡散と同時に拡散して
作られ、ｂｐｓｉ抵抗であ〕、上記Ｎｌｌ工♂タキシャ
ル層の島には、通常電源ＶＣＣＯ電位が加えられてい為
、その勢価回路を描くとｊＩ２図のようになる。即ち入
力−ン１に加わる負のサージは、ダイオードＤＩを通り
て接地に流れる。この場合入力ビン１の電位は、接地に
対してダイオードＤ１の順方向電圧ｖ１分だけ低くなる
。また正のサージに対しては、抵抗Ｒ１を通り、このＲ
１の島にぬけ電源ＶＣＣを通りて接地に流す、この時の
入力ビン１の電位は、電源電圧ＶＣＣに、抵抗８１と島
で形成されるダイオードＤ２の順方向電圧Ｖｆを加えた
ものに等しくなる。このように従来のサージ保護回路は
、サージを電源ｖｃｃと接地間の電位差でクリップする
ような構成になっている。
エピタキシャル層の烏に、ペース拡散と同時に拡散して
作られ、ｂｐｓｉ抵抗であ〕、上記Ｎｌｌ工♂タキシャ
ル層の島には、通常電源ＶＣＣＯ電位が加えられてい為
、その勢価回路を描くとｊＩ２図のようになる。即ち入
力−ン１に加わる負のサージは、ダイオードＤＩを通り
て接地に流れる。この場合入力ビン１の電位は、接地に
対してダイオードＤ１の順方向電圧ｖ１分だけ低くなる
。また正のサージに対しては、抵抗Ｒ１を通り、このＲ
１の島にぬけ電源ＶＣＣを通りて接地に流す、この時の
入力ビン１の電位は、電源電圧ＶＣＣに、抵抗８１と島
で形成されるダイオードＤ２の順方向電圧Ｖｆを加えた
ものに等しくなる。このように従来のサージ保護回路は
、サージを電源ｖｃｃと接地間の電位差でクリップする
ような構成になっている。
しかし、実ＷＡｔ−ジでトランジスタが破壊されるのは
、ピーク電圧によるのではなく、接合の一部に電力集中
が比較的長時間起るためと考えられる。即ちＰＮ ＆合
の一部にΔワーが集中し、極所的に高温領域が形成され
る。この高温領域においてシリーンのメルティング（Ｍ
＠ｌｔｉｎｇ ）が生じ、再結晶の過＠ｆＰＮ接合が破
壊されるか、高温領域で不純物の異常拡散が生じ、接合
が破壊されるのである。このようなことから、従来のピ
ーク電圧をクリｙ ｆ しただけの回路では、放電時間
の比較的長いサージに対しては、保護回路としての役目
を果さない、ｔた集積回路に電源が接続されていない場
合（館記Ｎ型エピタキシャル層の島に電源ＶＣＣの電位
が加えられていない場合）、正のサージに対してはＶＣ
Ｃ電圧が素子のブレークダウン電圧によって決定される
ため、比較的高い電圧が加わる場合がある。
、ピーク電圧によるのではなく、接合の一部に電力集中
が比較的長時間起るためと考えられる。即ちＰＮ ＆合
の一部にΔワーが集中し、極所的に高温領域が形成され
る。この高温領域においてシリーンのメルティング（Ｍ
＠ｌｔｉｎｇ ）が生じ、再結晶の過＠ｆＰＮ接合が破
壊されるか、高温領域で不純物の異常拡散が生じ、接合
が破壊されるのである。このようなことから、従来のピ
ーク電圧をクリｙ ｆ しただけの回路では、放電時間
の比較的長いサージに対しては、保護回路としての役目
を果さない、ｔた集積回路に電源が接続されていない場
合（館記Ｎ型エピタキシャル層の島に電源ＶＣＣの電位
が加えられていない場合）、正のサージに対してはＶＣ
Ｃ電圧が素子のブレークダウン電圧によって決定される
ため、比較的高い電圧が加わる場合がある。
本発明は上記実情に鑑みてなされたもので、入力保護を
行なうべき半導体回路の入力側にＰＮＰＮ素子を設ける
ととによシ、放電時間の長いサージ及び電源端子が開放
の状態でも、入力保護を可能とする半導体装置を提供し
ようとするものである。
行なうべき半導体回路の入力側にＰＮＰＮ素子を設ける
ととによシ、放電時間の長いサージ及び電源端子が開放
の状態でも、入力保護を可能とする半導体装置を提供し
ようとするものである。
以下図面を参照して本発明の一実施例を説明する。まず
第３図に示される如く、Ｐ型基板１１にＮ”！Ｉｌｌ込
層１２を形成し、その上に気相成長でＮ！！！工ぎタキ
シャル層ＩＳを形成する０次に選択的ＫＰ＋ｍの分離拡
散を行ない、分離拡散層１４を形成することにより、ｙ
ｒｉｌの島１１を形成する。この島ＪＪ’には、通常の
ＮＰＮ ） ？ンジスタのペース拡散と同時に、互に離
間した少なくとも２つのｐｍ拡散領域Ｉｓ１ 、Ｉｓｇ
を設ける。このとき、離間した領域１！Ｉｔ、ＩＢ。
第３図に示される如く、Ｐ型基板１１にＮ”！Ｉｌｌ込
層１２を形成し、その上に気相成長でＮ！！！工ぎタキ
シャル層ＩＳを形成する０次に選択的ＫＰ＋ｍの分離拡
散を行ない、分離拡散層１４を形成することにより、ｙ
ｒｉｌの島１１を形成する。この島ＪＪ’には、通常の
ＮＰＮ ） ？ンジスタのペース拡散と同時に、互に離
間した少なくとも２つのｐｍ拡散領域Ｉｓ１ 、Ｉｓｇ
を設ける。このとき、離間した領域１！Ｉｔ、ＩＢ。
は、２チラルＰＮＰ ）ツンジスタとして充分な電流増
幅率ｈν冨を得られるだけの分離間隔にしておかなけれ
ばならない。このラテラルＰＮＰ ）ツンジスタの工２
．タ領斌１５３中にＮ生型不純物を拡散してＮ＋型拡散
領域１６を設ける。その後領域１５．．１６上の絶縁膜
１１にコンタクト孔を設けて、電極１８．．１ｇ、を取
シ出す、これによシ領域１５１は、入力保護を行なう半
導体回路の信号入力端に接続し、領域１６は接地に接続
する。
幅率ｈν冨を得られるだけの分離間隔にしておかなけれ
ばならない。このラテラルＰＮＰ ）ツンジスタの工２
．タ領斌１５３中にＮ生型不純物を拡散してＮ＋型拡散
領域１６を設ける。その後領域１５．．１６上の絶縁膜
１１にコンタクト孔を設けて、電極１８．．１ｇ、を取
シ出す、これによシ領域１５１は、入力保護を行なう半
導体回路の信号入力端に接続し、領域１６は接地に接続
する。
第３図の構成でなる入力保護素子ＳＣＲ１を用いた半導
体回路側を第４図に示す、なおこの図の差動増幅回路は
、第１図のものと対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略する。しかしてこ
の第４図の回路は、入力端子１から接地側を見ると、第
３図のＰＮＰＮ素子８ＣＲ１が間に入りていることにな
る。とのＰＮＰＮ素子の特性は、第５図に示されるよう
に負性抵抗領域をもっている。入力側に正、接地側に負
の電圧を加えた場合、上記ＰＮＰＮ素子はブレークオー
Δ電圧を越えたところでターンオンし、順方向のインー
ーダンスが非常゛に小さくなる。この時のインピーダン
スは、通常のＰＮＮ金倉順方向インピーダンスに略等し
馳。またターンオン電圧に至るまでは、入力側と接地間
のインーーダンスはＰＮ接合の逆方向インピーダンスに
等しい、このためブレークオーバ電圧以下では、入力ビ
ン１と接地間は完全に回路的に分離されている。
体回路側を第４図に示す、なおこの図の差動増幅回路は
、第１図のものと対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略する。しかしてこ
の第４図の回路は、入力端子１から接地側を見ると、第
３図のＰＮＰＮ素子８ＣＲ１が間に入りていることにな
る。とのＰＮＰＮ素子の特性は、第５図に示されるよう
に負性抵抗領域をもっている。入力側に正、接地側に負
の電圧を加えた場合、上記ＰＮＰＮ素子はブレークオー
Δ電圧を越えたところでターンオンし、順方向のインー
ーダンスが非常゛に小さくなる。この時のインピーダン
スは、通常のＰＮＮ金倉順方向インピーダンスに略等し
馳。またターンオン電圧に至るまでは、入力側と接地間
のインーーダンスはＰＮ接合の逆方向インピーダンスに
等しい、このためブレークオーバ電圧以下では、入力ビ
ン１と接地間は完全に回路的に分離されている。
第４図の回路において入力ビン１に大きな正のサージが
加わりた場合％ ＰＮＰＮ素子ＳＣＲ１はオンし、サー
ジ電流を接地に流してしまう。サージがなくなると、ハ
明凍子８ＣＲｆはオフして通常の使用状態にもどる。こ
のように正のサージ電圧が加わりた場合のみ、ＰＮＰＮ
素子ＳＣＲ１はインピーダンスが低くなシ、該ＰＮＰＮ
素子での発熱を小さくおさえ、入力素子を保護する役目
を果す０通常のＮＰＮ ）ランジスタにおいて、最もサ
ージに弱いペース、エン、夕接合にサージが加わった場
合でも、ペース６エオ、り接合が破壊される最小Ｏｆ−
り電力は、ＰＮＰＮ素子のブレークオーバ電圧とブレー
クオーバ電流の積よりはるかに大きいものである。この
ため瞬時に加わる高電位に対しても充分に保護素子とし
て動作し、良好なサージ保護回路となる。ｔたＰＮＰＮ
素子ＳＣＲ１は正のサージでターンオンするため、島状
抵抗Ｒ１を形成するＮｆｉエピタキシャル層に電源ＶＣ
Ｃが加えられていない場合においても、問題を生じるこ
とがなくなる。
加わりた場合％ ＰＮＰＮ素子ＳＣＲ１はオンし、サー
ジ電流を接地に流してしまう。サージがなくなると、ハ
明凍子８ＣＲｆはオフして通常の使用状態にもどる。こ
のように正のサージ電圧が加わりた場合のみ、ＰＮＰＮ
素子ＳＣＲ１はインピーダンスが低くなシ、該ＰＮＰＮ
素子での発熱を小さくおさえ、入力素子を保護する役目
を果す０通常のＮＰＮ ）ランジスタにおいて、最もサ
ージに弱いペース、エン、夕接合にサージが加わった場
合でも、ペース６エオ、り接合が破壊される最小Ｏｆ−
り電力は、ＰＮＰＮ素子のブレークオーバ電圧とブレー
クオーバ電流の積よりはるかに大きいものである。この
ため瞬時に加わる高電位に対しても充分に保護素子とし
て動作し、良好なサージ保護回路となる。ｔたＰＮＰＮ
素子ＳＣＲ１は正のサージでターンオンするため、島状
抵抗Ｒ１を形成するＮｆｉエピタキシャル層に電源ＶＣ
Ｃが加えられていない場合においても、問題を生じるこ
とがなくなる。
なお本発明は前記実施例に限られることなく、種々の応
用が可能である０例えば第３図において、各半導体層の
、導電製を逆にした構造にも本発明を通用できる。また
実施例では、入力保護素子を設ける半導体回路の入力側
は、入力トランジスタのペース電極 または電流制限抵
抗を通して入カド２ンジスタのペース電極に接続したが
、入力トランジスタのコレクタまたはニオ、りが入力と
なる場合にも、同様にして適用できる。
用が可能である０例えば第３図において、各半導体層の
、導電製を逆にした構造にも本発明を通用できる。また
実施例では、入力保護素子を設ける半導体回路の入力側
は、入力トランジスタのペース電極 または電流制限抵
抗を通して入カド２ンジスタのペース電極に接続したが
、入力トランジスタのコレクタまたはニオ、りが入力と
なる場合にも、同様にして適用できる。
以上説明した如く本発明によれば、半導体回路の入力側
Ｋ ＰＮＰＮ素子を設けたので、放電時間の長いサージ
でありてもまた集積回路の電源が開放状態であっても、
半導体回路の入力保護を可能とする半導体装置が提供で
きるものである。
Ｋ ＰＮＰＮ素子を設けたので、放電時間の長いサージ
でありてもまた集積回路の電源が開放状態であっても、
半導体回路の入力保護を可能とする半導体装置が提供で
きるものである。
第１図、第２図は入力保護を施こした従来の差動増幅回
路図、第３図は本発明の一実施例を示す構成図、第４図
は同構成を用いた差動増幅回路図、第５図は同構成のＩ
−Ｖ特性図である。 １・・・入力♂ン（端子）、１１・・・ｐｍ基板、１２
・・・Ｎ”ｍｍ込層、１３・・・Ｎｌｌエピタキシャル
層、１１・・・島、１４・・・Ｐ＋型分離層、１５１
。 １５１−・・Ｐ型層、１＃・・−Ｎ＋票層、１１・・・
絶縁膜、１１１％、１１ｇ−・電極、５ＣＲＪ・−ＰＮ
ＰＮ素子。
路図、第３図は本発明の一実施例を示す構成図、第４図
は同構成を用いた差動増幅回路図、第５図は同構成のＩ
−Ｖ特性図である。 １・・・入力♂ン（端子）、１１・・・ｐｍ基板、１２
・・・Ｎ”ｍｍ込層、１３・・・Ｎｌｌエピタキシャル
層、１１・・・島、１４・・・Ｐ＋型分離層、１５１
。 １５１−・・Ｐ型層、１＃・・−Ｎ＋票層、１１・・・
絶縁膜、１１１％、１１ｇ−・電極、５ＣＲＪ・−ＰＮ
ＰＮ素子。
Claims (1)
- 第１導電減の半導体基体と、この基体上に形成された第
２導電減のエピタキシャル層と、この層と前記基体との
間に形成された第２導電屋の埋込層と、この層上の前記
エピタキシャル層の一部を分離して島とする第１導電盤
の分離層と、前記高上に互に離間して形成された第１導
電製の第１．第２の領域と、この第２の領域上に形成さ
れた第２導電Ｗｉの第３の領域とを具備し、前記［１の
領域を、入力保賎を行なう半導体回路の信号入力側に接
続し、前記第３の領域を接地側に接続したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122669A JPS5823472A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122669A JPS5823472A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823472A true JPS5823472A (ja) | 1983-02-12 |
Family
ID=14841699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122669A Pending JPS5823472A (ja) | 1981-08-05 | 1981-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04324641A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US5442219A (en) * | 1992-05-18 | 1995-08-15 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Semiconductor device for controlling electric power |
-
1981
- 1981-08-05 JP JP56122669A patent/JPS5823472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04324641A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US5442219A (en) * | 1992-05-18 | 1995-08-15 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Semiconductor device for controlling electric power |
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