JPS5823481A - 金属ソ−スを有する電界効果トランジスタ - Google Patents
金属ソ−スを有する電界効果トランジスタInfo
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- JPS5823481A JPS5823481A JP56136928A JP13692881A JPS5823481A JP S5823481 A JPS5823481 A JP S5823481A JP 56136928 A JP56136928 A JP 56136928A JP 13692881 A JP13692881 A JP 13692881A JP S5823481 A JPS5823481 A JP S5823481A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一般に電界効果トランジスタに係り、特に、金
属ソースを有する電界効果トランジスタ、及びこれを製
造する方法に係る。
属ソースを有する電界効果トランジスタ、及びこれを製
造する方法に係る。
ＭＯＳＦＥＴ及びＶＭＯ８ＦＥＴ装置Ｏ！！５な［が効
果トランジスタを製造する場合には、非常に多数のマス
キング及び拡散１糧が必要である。製造工程中に生じる
欠陥の数は工程の数と共ＶＣ増加する。
果トランジスタを製造する場合には、非常に多数のマス
キング及び拡散１糧が必要である。製造工程中に生じる
欠陥の数は工程の数と共ＶＣ増加する。
一般に欠陥があると、装置に故障が生じそして収率が悪
くなり、即ち製造工程中にウェハに形成きれる装置の受
は容れられる個数が少なくなる。これによって当然のこ
とながら、個々の装置のコストが高くなる。というのは
、装置のコストの大部分は装置が形成される半導体ウェ
ハのコストだからである。
くなり、即ち製造工程中にウェハに形成きれる装置の受
は容れられる個数が少なくなる。これによって当然のこ
とながら、個々の装置のコストが高くなる。というのは
、装置のコストの大部分は装置が形成される半導体ウェ
ハのコストだからである。
又、工程の数が多いと、付加的な装置或いは装置の長時
間使用並びに付加的な労力を必要とするので、処理に！
！する経費が高くなる。拡散は高価な装置を必要とする
。従って拡散の回数を少なくすれば、半導体装置のコス
トが低下する。
間使用並びに付加的な労力を必要とするので、処理に！
！する経費が高くなる。拡散は高価な装置を必要とする
。従って拡散の回数を少なくすれば、半導体装置のコス
トが低下する。
一般ＯＶＭＯ８装置は本体とで接合を形成するソース領
域を備えており、この領域は他の領域と作用して寄生ト
ランジスタを形成することがある。
域を備えており、この領域は他の領域と作用して寄生ト
ランジスタを形成することがある。
これによりｄ ｖ／ｄ ｔ の問題、安全作動の問題
及び作動の問題が生じる。
及び作動の問題が生じる。
本発明の一般的な目的は、装置の製造に最小数のマスキ
ング工程しか必要とせずそして多くの場合ＫＦｉ拡散工
程を必要とせずそれにより収率を高くし人件費及び装置
コストを下げるような電界効果トランジスタ及びその製
造方法を提供することである。
ング工程しか必要とせずそして多くの場合ＫＦｉ拡散工
程を必要とせずそれにより収率を高くし人件費及び装置
コストを下げるような電界効果トランジスタ及びその製
造方法を提供することである。
本発明の別の目的は、装置の製造中［マスクとしても使
用される金属ソースを有し九電界効果トランジスタを提
供することである。
用される金属ソースを有し九電界効果トランジスタを提
供することである。
本発明のＩ！に別の目的は、マスク欠陥管許容する多セ
ル（電カン電界効釆トランジスタを提供することである
。
ル（電カン電界効釆トランジスタを提供することである
。
本発明の前記及び他の目的は、成る導電型の牛導体物質
の本体を具備′シ、この本体とで少なくとも第１の整流
接合を形成するドレインを備え次半導体装置において達
成される。金属ソースは上記接合の片側で上記本体に接
触しそして上記接合から離間される。上記ドレインはソ
ースとドレインとの間の上記本体内に誘起されたチャン
ネルに流れるキャリヤ管収集するように、働く。上記ソ
ースと接合との間でこれらの上にある絶縁層はゲート電
極によって覆われ、このゲート電極は上記ノースと接合
との間の半導体本体内圧反転層即ちチャンネルを誘起す
る。本発明は頁にこの電界効果トランジスタの製造中に
上記金属ソースをマスクとして用いるような電界効果ト
ランジスタの製造方法にも係る。
の本体を具備′シ、この本体とで少なくとも第１の整流
接合を形成するドレインを備え次半導体装置において達
成される。金属ソースは上記接合の片側で上記本体に接
触しそして上記接合から離間される。上記ドレインはソ
ースとドレインとの間の上記本体内に誘起されたチャン
ネルに流れるキャリヤ管収集するように、働く。上記ソ
ースと接合との間でこれらの上にある絶縁層はゲート電
極によって覆われ、このゲート電極は上記ノースと接合
との間の半導体本体内圧反転層即ちチャンネルを誘起す
る。本発明は頁にこの電界効果トランジスタの製造中に
上記金属ソースをマスクとして用いるような電界効果ト
ランジスタの製造方法にも係る。
上記及び他の目的は添付図面全参照した以下の詳細な説
明より明石かとなろう。
明より明石かとなろう。
第１図は本発明の一実施例による装置の斜視図である。
この装置は基体１１を備えており、この基体はここに示
す実施例では強くドープされ九Ｐ＋＋型物質である。こ
の基体の一方の面には同じ導′ｗｔ型の弱くドープされ
九Ｐ−領域１２が形成される。逆の導電型ｎ−の弱くド
ープされた層１５が領域１２とでもって接合１４を形成
する。本体即ち基体１１はキャリヤを下部電極１６へ導
くように鋤く。金属ソース１７は層１５と密！ｉｌ！に
接触する。ソース１７は層１５とオーミック接触をなす
金属である。絶縁層１８が装置の上面全体に横たわって
いる。
す実施例では強くドープされ九Ｐ＋＋型物質である。こ
の基体の一方の面には同じ導′ｗｔ型の弱くドープされ
九Ｐ−領域１２が形成される。逆の導電型ｎ−の弱くド
ープされた層１５が領域１２とでもって接合１４を形成
する。本体即ち基体１１はキャリヤを下部電極１６へ導
くように鋤く。金属ソース１７は層１５と密！ｉｌ！に
接触する。ソース１７は層１５とオーミック接触をなす
金属である。絶縁層１８が装置の上面全体に横たわって
いる。
導電ゲート層１９はソース１７及び接合１４の上に延び
るように絶縁層上に形成される。このゲート層はゲート
電圧が印加された時にｎ−領域に導電性チャンネル（反
転層）を誘起し、これはソース金属１７′Ｙｒ層１２ヘ
オーミツク接続する。この装置は保繰層２１によりかき
傷等に対して保護される。絶縁物質２１、ゲート１９及
び絶縁層１８にソース電極開口２２が形成される。これ
はソース１７に導電接触を行なえるようにする。グー
） Ｉｌｌ １９に電極’を接続する丸め絶縁層２１に
ゲート開口２５が形成される。ドレイン接触９１６は本
体１１にオーミック接触する。
るように絶縁層上に形成される。このゲート層はゲート
電圧が印加された時にｎ−領域に導電性チャンネル（反
転層）を誘起し、これはソース金属１７′Ｙｒ層１２ヘ
オーミツク接続する。この装置は保繰層２１によりかき
傷等に対して保護される。絶縁物質２１、ゲート１９及
び絶縁層１８にソース電極開口２２が形成される。これ
はソース１７に導電接触を行なえるようにする。グー
） Ｉｌｌ １９に電極’を接続する丸め絶縁層２１に
ゲート開口２５が形成される。ドレイン接触９１６は本
体１１にオーミック接触する。
この装置は、ソース電極とドレインを極との間に電圧を
印加し、そして層１５に空乏チャンネル管形成するゲー
ト１９の電圧を変えて誘起されるチャンネルに流れるキ
ャリヤの流れｔｍａすることによって作動される。グル
ープ及び傾斜面において層１１にチャンネルが誘起され
ることに注意され良い。明らかなように１この装置Ｆｉ
１つの接合及び金属ソースを形成するｎ型及びｐ型半導
体物質領域しか含んでいないという点で従来の電界効果
トランジスタとは異なる。これは、３つの領域及び２つ
の接合を含む通常の電界効果トランジスタと大きく異な
る。
印加し、そして層１５に空乏チャンネル管形成するゲー
ト１９の電圧を変えて誘起されるチャンネルに流れるキ
ャリヤの流れｔｍａすることによって作動される。グル
ープ及び傾斜面において層１１にチャンネルが誘起され
ることに注意され良い。明らかなように１この装置Ｆｉ
１つの接合及び金属ソースを形成するｎ型及びｐ型半導
体物質領域しか含んでいないという点で従来の電界効果
トランジスタとは異なる。これは、３つの領域及び２つ
の接合を含む通常の電界効果トランジスタと大きく異な
る。
ゲート導体はメサの面に延び、そしてチャンネルを誘起
するようにも働く電界プレートラ形成することが明らか
である。ゲート電位がソース電位と同じである時にはど
れが電界プレートとして働く。この装置が負のｐ−チャ
ンネル装置にされる時には、規定のスレッシュホールド
及び’ＤＢ％性を有するＭＯ８装置として働く。
するようにも働く電界プレートラ形成することが明らか
である。ゲート電位がソース電位と同じである時にはど
れが電界プレートとして働く。この装置が負のｐ−チャ
ンネル装置にされる時には、規定のスレッシュホールド
及び’ＤＢ％性を有するＭＯ８装置として働く。
この電界効果トランジスタは従来の電界効果トランジス
タに伴なう種々の問題上解消する。この電界効果トラン
ジスタには寄生トランジスタを形成するエミッタは存在
しない。この電界効果トランジスタは相尚に大きな安全
作動領域を有している。ここに述べるように１処理工程
の数は従来の装置製造法に対して和尚に少なくされる。
タに伴なう種々の問題上解消する。この電界効果トラン
ジスタには寄生トランジスタを形成するエミッタは存在
しない。この電界効果トランジスタは相尚に大きな安全
作動領域を有している。ここに述べるように１処理工程
の数は従来の装置製造法に対して和尚に少なくされる。
第２Ａ図ないし第２Ｎ図を参照し、第１図に示され九直
重を製造する工程について説明する。第２Ａ図を参照す
れば、出発物質はシリコン基体１１である。このシリコ
ンは１００に方向付けされたものでありそして強くドー
プされている。このシリコン基体ノ・即ち基体はｐ＋十
と示されている。
重を製造する工程について説明する。第２Ａ図を参照す
れば、出発物質はシリコン基体１１である。このシリコ
ンは１００に方向付けされたものでありそして強くドー
プされている。このシリコン基体ノ・即ち基体はｐ＋十
と示されている。
ドープ剤は好ましくは低速拡散剤である。ドープ剤は例
えばホウ素であり１０ 以上のドープ濃度までドープさ
れる。この強いドープにより装置のオン時の抵抗が低く
されると共に裏面のオーミックドレイン接触部１６の形
成が助成される。
えばホウ素であり１０ 以上のドープ濃度までドープさ
れる。この強いドープにより装置のオン時の抵抗が低く
されると共に裏面のオーミックドレイン接触部１６の形
成が助成される。
装置’を形成する次の工程は第２Ｂ図に示すように基体
１１の上面にエピタキシャル領域１２を成長させること
である。このエピタキシャル領域は低いドープ濃度で成
長され、ｐ−領域を形成する、この領域は例えばドープ
剤としてホウ素を含み、１０１′ないし１０１７の濃度
にドープされる。装置の抵抗値が重要視されない装置の
場合には、弱くドープされた基体１１ｔ−用いることに
よりこの層が除去されてもよい。耐圧が低い装置の場合
にもこの層が不要である。更に、非常に強くドープされ
た基体上に非常に弱くドープされたエピタキシャル層が
ある場合には、中程度のドープ強さの中間層が生じるこ
とがある。これらの選択は装置の作動特性が分つ九設計
者によって行なうことができる。ここに述べる装置にお
いては基体が強くドープされ、エピタキシャル層が弱く
ドープされることを述べれば充分であろう。次いで、第
２Ｃ図に示すように、エピタキシャル層１２ヘインプラ
ンテーシヨン又は拡散を行なうか又はエピタキシャル成
長を行なうことにより逆の導電型ｎ−の弱くドープぢれ
た層１５が成長されて、ｐｎｉ合１４が形成される。こ
の層におけるドープの不純ｍａｙはスレッシュホールド
及びつきぬけ電圧を決定し、従って層１３１成長させね
ばならない最小厚みを決定する。一般的には最も短いチ
ャンネル長さｔ得ることが望ましい。図示されたよりな
グ九−プ付き装置の場合には、チャンネル長さが層の厚
みの約１．２３倍である。
１１の上面にエピタキシャル領域１２を成長させること
である。このエピタキシャル領域は低いドープ濃度で成
長され、ｐ−領域を形成する、この領域は例えばドープ
剤としてホウ素を含み、１０１′ないし１０１７の濃度
にドープされる。装置の抵抗値が重要視されない装置の
場合には、弱くドープされた基体１１ｔ−用いることに
よりこの層が除去されてもよい。耐圧が低い装置の場合
にもこの層が不要である。更に、非常に強くドープされ
た基体上に非常に弱くドープされたエピタキシャル層が
ある場合には、中程度のドープ強さの中間層が生じるこ
とがある。これらの選択は装置の作動特性が分つ九設計
者によって行なうことができる。ここに述べる装置にお
いては基体が強くドープされ、エピタキシャル層が弱く
ドープされることを述べれば充分であろう。次いで、第
２Ｃ図に示すように、エピタキシャル層１２ヘインプラ
ンテーシヨン又は拡散を行なうか又はエピタキシャル成
長を行なうことにより逆の導電型ｎ−の弱くドープぢれ
た層１５が成長されて、ｐｎｉ合１４が形成される。こ
の層におけるドープの不純ｍａｙはスレッシュホールド
及びつきぬけ電圧を決定し、従って層１３１成長させね
ばならない最小厚みを決定する。一般的には最も短いチ
ャンネル長さｔ得ることが望ましい。図示されたよりな
グ九−プ付き装置の場合には、チャンネル長さが層の厚
みの約１．２３倍である。
次の工程は′ｊＩ！２Ｄ図に示すように本発明によるソ
ース金属１７會設けることである。ソースを形成する工
程としては金属層１７が蒸着されるか又はその他のやり
方で形成され、この金属層１７はエピタキシャル層１５
に付着してこれとオーミック接触をなす。第２Ｅ図に示
すようＫこの金属はホトレジスト層２４で覆われ、これ
は２２Ｆ図に示すようにマスク部分２６′に残すように
処理され、次いで第２Ｇ図に示すように露出した金属を
除去するようにエツチングを行なって層１５の面にソー
ス電極１７を形成する。これは第１図の半導体装置を製
造する際の第１のマスキング工程である。
ース金属１７會設けることである。ソースを形成する工
程としては金属層１７が蒸着されるか又はその他のやり
方で形成され、この金属層１７はエピタキシャル層１５
に付着してこれとオーミック接触をなす。第２Ｅ図に示
すようＫこの金属はホトレジスト層２４で覆われ、これ
は２２Ｆ図に示すようにマスク部分２６′に残すように
処理され、次いで第２Ｇ図に示すように露出した金属を
除去するようにエツチングを行なって層１５の面にソー
ス電極１７を形成する。これは第１図の半導体装置を製
造する際の第１のマスキング工程である。
次の工程は、第２Ｈ図に示すように、シリコンｌｉｔ先
的にエツチングするエツチング溶液をウェハに与えて、
底の平らな７字グループを形成すると共にメサの側面２
７を形成することである。金属を侵食しないエツチング
剤を用いることが重要であり、従ってこのためにけ有磯
エツチング剤が適している。第２Ｈ図に示すように７字
グループはｐ−のエピタキシャル層に入り込むに充分な
程深くエツチングされそこで終りにされる。この工程の
後に洗浄行程を行なってホトレジス、トラ除去する。次
いで第２の金属エツチング工程全行なってソースの縁を
丸くシ、″）！２Ｉ図に示す構造体を作る。
的にエツチングするエツチング溶液をウェハに与えて、
底の平らな７字グループを形成すると共にメサの側面２
７を形成することである。金属を侵食しないエツチング
剤を用いることが重要であり、従ってこのためにけ有磯
エツチング剤が適している。第２Ｈ図に示すように７字
グループはｐ−のエピタキシャル層に入り込むに充分な
程深くエツチングされそこで終りにされる。この工程の
後に洗浄行程を行なってホトレジス、トラ除去する。次
いで第２の金属エツチング工程全行なってソースの縁を
丸くシ、″）！２Ｉ図に示す構造体を作る。
次の処理工程は第２Ｊ図に示きれたようにゲート酸化物
即ち絶縁体１８ｙｋ設けることである。このゲート絶縁
体はシリコン及びソース金属の共融点以下の比較的低い
ｙＡ度で付着又は成長される１、この絶縁体にはピンホ
ールがあってはならない。
即ち絶縁体１８ｙｋ設けることである。このゲート絶縁
体はシリコン及びソース金属の共融点以下の比較的低い
ｙＡ度で付着又は成長される１、この絶縁体にはピンホ
ールがあってはならない。
良好な接着に適しているならばソース金属の酸化物で付
Ｎｔ−行なってもよい。
Ｎｔ−行なってもよい。
次の工程はゲート金属１９を設けることである。
これは第２に図に示されたように表面全体に金属層を蒸
着することによって行なわれる。次いで第２Ｌ図に示さ
れたように、この金属の表面に別の酸化物即ち絶縁層２
１！成長又は付着させる。次いで第２Ｍ図に示すように
、表面をマスキングしてエツチングを行ないゲート電極
の窓２５を形成する。次いで２２Ｎ図に示すように１別
のマスキング及びエツチング剤１！によってソースの窓
２２會形成する。
着することによって行なわれる。次いで第２Ｌ図に示さ
れたように、この金属の表面に別の酸化物即ち絶縁層２
１！成長又は付着させる。次いで第２Ｍ図に示すように
、表面をマスキングしてエツチングを行ないゲート電極
の窓２５を形成する。次いで２２Ｎ図に示すように１別
のマスキング及びエツチング剤１！によってソースの窓
２２會形成する。
第３図の電界効果トランジスタは第１図及び第２図の電
界効果トランジスタに類似している。然し乍ら、第１の
絶縁層１８１付着又憤成長した後、これをマスキング及
びエツチングしてソース接触窓５１ｔ−作る。次いで金
属ゲート層１９１表面に付着し、マスキング及びエツチ
ングを行なって７字グループ内圧ゲート５２を形成する
と共にソース接触部・電界電極′５５ｔ−形成する。次
いで保護絶縁層５４ｔ−付着又は成長し、窓６６及び５
７を形成して、ソース及びゲートへの電極の接続を与え
る。この装置の製造中には、ソースの窓３１、ソース−
電界及びゲート金属並びに窓３６及び５７を形成するた
めの５回のマスキング工程が必要とされる。
界効果トランジスタに類似している。然し乍ら、第１の
絶縁層１８１付着又憤成長した後、これをマスキング及
びエツチングしてソース接触窓５１ｔ−作る。次いで金
属ゲート層１９１表面に付着し、マスキング及びエツチ
ングを行なって７字グループ内圧ゲート５２を形成する
と共にソース接触部・電界電極′５５ｔ−形成する。次
いで保護絶縁層５４ｔ−付着又は成長し、窓６６及び５
７を形成して、ソース及びゲートへの電極の接続を与え
る。この装置の製造中には、ソースの窓３１、ソース−
電界及びゲート金属並びに窓３６及び５７を形成するた
めの５回のマスキング工程が必要とされる。
ｎ−領域が弱くドープされる時には、ソース金属と半導
体物質との間に曳好なオーミック接触をなすために強い
ドープの挿入領ｔｈｉｌ！を作ることが所望される。第
４図は強いドープの挿入ｅｌｆ！５８に有する第５図に
類似し九装置を示している。この領域は拡散工程によっ
て形成され、従って付加的なマスキング及び拡散工程を
必要とする。
体物質との間に曳好なオーミック接触をなすために強い
ドープの挿入領ｔｈｉｌ！を作ることが所望される。第
４図は強いドープの挿入ｅｌｆ！５８に有する第５図に
類似し九装置を示している。この領域は拡散工程によっ
て形成され、従って付加的なマスキング及び拡散工程を
必要とする。
第５図には、第６図と実質的に同じ装置が示されている
。然し乍ら、この装置は逆の導電型のものであり、基体
即ち本体はｎ−型であり、そしてｐ−型のエピタキシャ
ル又は拡散或いはインプランテーション層がこれど−で
もって接合を形成している。
。然し乍ら、この装置は逆の導電型のものであり、基体
即ち本体はｎ−型であり、そしてｐ−型のエピタキシャ
ル又は拡散或いはインプランテーション層がこれど−で
もって接合を形成している。
本発明はオ６Ｆ図に示された温式の装置にも適用される
。この装置はｎ−型の本体４１ｔ−備え、ｐ−型の拡散
挿入領域４２が接合４５ｔ−形成している。金属ソース
電極４４はその下のｐ−型領域４２と接触をなしている
。酸化物層４６がソース電極の上に横たわり、そしてゲ
ート付き装置のチャンネル即ち反転層が形成された領域
４７上に延びている。領域４７０反転層はゲート電極４
８によって制御され、このゲート電極４８はｐ−型領域
とｎ−型領域との間のｐ−ｎ接合４３及びソース電極４
４の上に延びるように酸化物即ち絶縁層４６に形成され
る。ソース、ドレイン及びゲート１゛極に対して適当な
接触部（図示せず）が設けられる。
。この装置はｎ−型の本体４１ｔ−備え、ｐ−型の拡散
挿入領域４２が接合４５ｔ−形成している。金属ソース
電極４４はその下のｐ−型領域４２と接触をなしている
。酸化物層４６がソース電極の上に横たわり、そしてゲ
ート付き装置のチャンネル即ち反転層が形成された領域
４７上に延びている。領域４７０反転層はゲート電極４
８によって制御され、このゲート電極４８はｐ−型領域
とｎ−型領域との間のｐ−ｎ接合４３及びソース電極４
４の上に延びるように酸化物即ち絶縁層４６に形成され
る。ソース、ドレイン及びゲート１゛極に対して適当な
接触部（図示せず）が設けられる。
オ６Ｆ図に示され九装置は、例えばオ６Ａ図。
ｎ−基体４１を選択することによって形成される。
その後、オ６Ｂ図に示すように、この基体管絶縁マスク
４９で適当にマスキングしそして既知の拡散技術によっ
てｐ−拡散挿入領＃４２ｔ−形成する。
４９で適当にマスキングしそして既知の拡散技術によっ
てｐ−拡散挿入領＃４２ｔ−形成する。
次の工程は、オ６ＣＩ！！！ＯＫ示すように金属層４，
４を上に形成することであシ、この金属層はｐ−領域と
オーミック接触ｔ−々しそして絶縁層４９の上に延びる
。その後、オ６Ｄ図に示すように、適当なマスキング及
びエツチングによシ、金属層及びその下の絶縁層を除去
し、ソース接触部４４を残すようＫする。次いで装置の
表面及びソースの上に横たわる−ように絶縁層４６を低
い温度で成長又は付着させる。次いでチャンネル領域４
７及びソース金属４４の上に横たわるように絶縁層上に
金属ゲート層４８１形成する。
４を上に形成することであシ、この金属層はｐ−領域と
オーミック接触ｔ−々しそして絶縁層４９の上に延びる
。その後、オ６Ｄ図に示すように、適当なマスキング及
びエツチングによシ、金属層及びその下の絶縁層を除去
し、ソース接触部４４を残すようＫする。次いで装置の
表面及びソースの上に横たわる−ように絶縁層４６を低
い温度で成長又は付着させる。次いでチャンネル領域４
７及びソース金属４４の上に横たわるように絶縁層上に
金属ゲート層４８１形成する。
結晶学的な向き又はエツチング技術全適当に選択するこ
とＫより、底の平らな７字グループ型の装置ではなくて
、８字チャンネル装置をエツチング操作中に形成するこ
とができる。このような８字チャンネル装置がオフ図に
示されている。その参照番号は：！？５図に対応してい
る。
とＫより、底の平らな７字グループ型の装置ではなくて
、８字チャンネル装置をエツチング操作中に形成するこ
とができる。このような８字チャンネル装置がオフ図に
示されている。その参照番号は：！？５図に対応してい
る。
電力用の電界効果装置は多数のセルを含んでいる。従来
の装置においては、ホ）−ｒスフの欠陥或いはホトレジ
スト工程の欠陥又は汚れによって装置に故障が生じる。
の装置においては、ホ）−ｒスフの欠陥或いはホトレジ
スト工程の欠陥又は汚れによって装置に故障が生じる。
本発明においては、欠陥や汚れによって装置に故障が生
じることはない。これはオ８Ａ図ないしオ８Ｄ図から通
解できる。
じることはない。これはオ８Ａ図ないしオ８Ｄ図から通
解できる。
ｆａＡ図は上記した減大のセルを含む２セル装置の平面
図である。番号の付されたところはあシ傅べき欠陥又は
汚れ１示している。２８８図は、欠陥１が２つのゲート
領域を短絡してゲートチャンネルの巾が増大したところ
を示してｂる。オ８Ｃ図は、欠陥２によってゲートチャ
ンネルの巾が減少したところを示している。オ８Ｄ図は
、欠陥３によって電界領域に小さなゲートが追加される
ことによりゲートチャンネルの巾が増大したところを示
している。
図である。番号の付されたところはあシ傅べき欠陥又は
汚れ１示している。２８８図は、欠陥１が２つのゲート
領域を短絡してゲートチャンネルの巾が増大したところ
を示してｂる。オ８Ｃ図は、欠陥２によってゲートチャ
ンネルの巾が減少したところを示している。オ８Ｄ図は
、欠陥３によって電界領域に小さなゲートが追加される
ことによりゲートチャンネルの巾が増大したところを示
している。
いずれの場合にも酸化物が欠陥領域を覆いそして各領域
はゲートによって覆われる。各々の場合に、巾の広い７
字グループが標準的な７字グループよシ深くなるおそれ
管なくすためにゲートは規定の深さにエツチングされる
（切断され九ｖ字グループ）。
はゲートによって覆われる。各々の場合に、巾の広い７
字グループが標準的な７字グループよシ深くなるおそれ
管なくすためにゲートは規定の深さにエツチングされる
（切断され九ｖ字グループ）。
かくて、ソース領域が、その下の半導体物質とオーミッ
ク接触をなす金属電極で形成された電界効果トランジス
タが提供された。半導体物質の領域はバリヤとこれＫ１
１ｌｌて離間された整流接合との間に配置される。ゲー
ト電極は絶縁層によって上記領域上に支持され、そして
金属ソース電極と上記離間された接合との間に反転層を
与えて導通チャンネル即ち層を形成するようにされる。
ク接触をなす金属電極で形成された電界効果トランジス
タが提供された。半導体物質の領域はバリヤとこれＫ１
１ｌｌて離間された整流接合との間に配置される。ゲー
ト電極は絶縁層によって上記領域上に支持され、そして
金属ソース電極と上記離間された接合との間に反転層を
与えて導通チャンネル即ち層を形成するようにされる。
第１図は本発明の一実施例による電界効果トランジスタ
の部分断面斜視図、 第２Ａ図ないし第２Ｎ図は第１図の装置を形成する本発
明の一実施例による工Ｓｔ−示した図、第３図は本発明
の別の実施例による電・界効果トランジスタの断面し１
、 第４図は改良されたソース本体接触部を形成する拡散領
域を含む第３図に示した型式の電界効果トランジスタの
断面図、 第５図は逆の導電型の領域を有する第５図に示した電界
効果トランジスタの断面図、 オ６Ａ図ないしオ６Ｆ図は本発明の別の実施例による別
の装置及び別の装置製造工程を示す図、オフ図は本発明
による別の装置の断面図、そして オ８人図ないしオ８Ｄ図は本発明による多セル電界効果
トランジスタの欠陥の作用を示す図である。 １１・・・基体 １２・・・ｐ−領域 １５・・・ｎ−領域 １４・・・接合 １６・・・電極 １７・・・金属ソース １８・・・絶縁層 １９・・・ゲート層 ２１・・・保護層 ２２・・・ソース電極開口 ２５・・・ゲート開口 す蛇−７ Ｆｌに ２１ Ｆｌ６．２Ｎ ＦＩ＆ ？ Ｆ／Ｇ−１，Δ ｈ谷−８８
の部分断面斜視図、 第２Ａ図ないし第２Ｎ図は第１図の装置を形成する本発
明の一実施例による工Ｓｔ−示した図、第３図は本発明
の別の実施例による電・界効果トランジスタの断面し１
、 第４図は改良されたソース本体接触部を形成する拡散領
域を含む第３図に示した型式の電界効果トランジスタの
断面図、 第５図は逆の導電型の領域を有する第５図に示した電界
効果トランジスタの断面図、 オ６Ａ図ないしオ６Ｆ図は本発明の別の実施例による別
の装置及び別の装置製造工程を示す図、オフ図は本発明
による別の装置の断面図、そして オ８人図ないしオ８Ｄ図は本発明による多セル電界効果
トランジスタの欠陥の作用を示す図である。 １１・・・基体 １２・・・ｐ−領域 １５・・・ｎ−領域 １４・・・接合 １６・・・電極 １７・・・金属ソース １８・・・絶縁層 １９・・・ゲート層 ２１・・・保護層 ２２・・・ソース電極開口 ２５・・・ゲート開口 す蛇−７ Ｆｌに ２１ Ｆｌ６．２Ｎ ＦＩ＆ ？ Ｆ／Ｇ−１，Δ ｈ谷−８８
Claims (1)
- 【特許請求の範囲】 １、成る導電型の半導体物質の領域と；該領域とで整流
接合管形成する逆の導電製の領域とを具備し；上記接合
は上記酸る導電製の上記領域の面へと延び；そして更に
、上記接合から離間され上記逆の導電型の上記領域と接
触するソース金属と；上記接合の他方の側にあるドレイ
ンと；上記ソース電極と上記接合との間で上記接合上に
延びる絶縁層と、上記ソース電極と上記接合との間で上
記接合上にある上記絶縁層によって支持されたゲート電
極であって、その下の上記逆の導電型の上記領域内にチ
ャンネルを誘起するゲート電極とを具備したこと′ｔ％
黴とする電界効果トランジスタ装置。 ２、上記逆の導電型の上記領域は、上記酸る導電型の上
記領域とでプレーナ接合を形成する層と、上記逆の導電
製の上記領域會通して上記酸る導電型の上記領域へと延
び込んで上記接合が延びる面を形成するグループと管備
えている特許請求の範囲第１項に記載の電界効果トラン
ジスタ。 ３、上記逆の導電型の上記領域は挿入領域であり、そし
て上記接合は上面へと延びる特許請求の範囲第１項に記
載の電界効果トランジスタ。 ４、成る導電型の半導体物質のドレイン領域と、このド
レイン領域の片面とでプレーナ接合を形成する逆の導１
１型の領域と、この逆の導電型の領域とでオーミック接
触をなす金゛属層と、電界効果トランジスタ内く形成さ
れ、上記金属層及び上記逆の導電型の領域を通して上記
ドレイン領域へと延び込んで上記接合を露出させるグル
ープと、少なくとも上記金属層と上記ドレイン領域との
間に延びるように上記装置く形成された絶縁層と、上記
酸化物層に形成され、上記金属電極と上記ドレインとの
間で上記接合上に延びるゲート電極と１−具備したこと
ｔ４？黴とする電界効果トランジスタ。 ５、上記ゲート電極は金属である特許請求の範囲第４項
に記載の電界効果トランジスタ。 ６、上記金属層は、上記装置の両側で上記接合上圧延び
て上記ソース電極とオーミック接触する電界部分及びゲ
ート部分を備えている特許請求の範囲第５項に記載の電
界効果トランジスタ。 ７、 逆の導電型の領域管形成することにより表面へと
延びる整流接合を形成し、この接合の片側でこの接合か
ら離間させて上記逆の導電型の領域とオーミック接触す
る金属ソースを形成し、上記接合の他側にドレイン電極
を形成し、上記ソースＩＩ極及び上記接合上に延びる絶
縁層を形成し、そして上記ソース電極とドレインとの間
に反転チャンネル管誘起して上記ソースとドレインとの
闇に導電路を与えるように導電層よシ成るゲート電極を
上記絶縁層上で上記ソース電極及び上記接合の上に延び
るよう形成することｔ−％黴とする電界効果トランジス
タの製造方法。 ８、上記逆の導電製の領域を拡散によって形成する特許
請求の範囲オフ環に記載の方法。 ９、上配逆の導電ＮＯ領領域挿入領域として形成する特
許請求の範ｉ！！オ８項に記載の方法。 １０、上記逆の導電型の領域はプレーナ接合を形成し、
この接合ｔ−１１ｆｆｌさせるグループを形成する付加
的な工程を更に備えた特許請求の範囲オフ環に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US28992581A | 1981-08-04 | 1981-08-04 | |
| US289925 | 1994-08-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823481A true JPS5823481A (ja) | 1983-02-12 |
Family
ID=23113760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136928A Pending JPS5823481A (ja) | 1981-08-04 | 1981-08-31 | 金属ソ−スを有する電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS5823481A (ja) |
| DE (1) | DE3133759A1 (ja) |
| FR (1) | FR2511194A1 (ja) |
| GB (1) | GB2103419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249638A (ja) * | 2002-01-11 | 2003-09-05 | Hynix Semiconductor Inc | イメージセンサ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675713A (en) * | 1982-05-10 | 1987-06-23 | Motorola, Inc. | MOS transistor |
| US4752815A (en) * | 1984-06-15 | 1988-06-21 | Gould Inc. | Method of fabricating a Schottky barrier field effect transistor |
| US5342797A (en) * | 1988-10-03 | 1994-08-30 | National Semiconductor Corporation | Method for forming a vertical power MOSFET having doped oxide side wall spacers |
| US5040034A (en) * | 1989-01-18 | 1991-08-13 | Nissan Motor Co., Ltd. | Semiconductor device |
| JPH02188967A (ja) * | 1989-01-18 | 1990-07-25 | Nissan Motor Co Ltd | 半導体装置 |
| JP2606404B2 (ja) * | 1990-04-06 | 1997-05-07 | 日産自動車株式会社 | 半導体装置 |
| US8193591B2 (en) * | 2006-04-13 | 2012-06-05 | Freescale Semiconductor, Inc. | Transistor and method with dual layer passivation |
| JP6194869B2 (ja) * | 2014-09-26 | 2017-09-13 | 豊田合成株式会社 | 半導体装置およびその製造方法 |
| ITUB20154024A1 (it) | 2015-09-30 | 2017-03-30 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145703A (en) * | 1977-04-15 | 1979-03-20 | Supertex, Inc. | High power MOS device and fabrication method therefor |
| US4219835A (en) * | 1978-02-17 | 1980-08-26 | Siliconix, Inc. | VMOS Mesa structure and manufacturing process |
| NL184551C (nl) * | 1978-07-24 | 1989-08-16 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode. |
| FR2458907A1 (fr) * | 1979-06-12 | 1981-01-02 | Thomson Csf | Transistor a effet de champ a tension de seuil ajustable |
-
1981
- 1981-08-25 GB GB08125902A patent/GB2103419A/en not_active Withdrawn
- 1981-08-26 DE DE19813133759 patent/DE3133759A1/de not_active Withdrawn
- 1981-08-31 JP JP56136928A patent/JPS5823481A/ja active Pending
- 1981-09-11 FR FR8117215A patent/FR2511194A1/fr not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249638A (ja) * | 2002-01-11 | 2003-09-05 | Hynix Semiconductor Inc | イメージセンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3133759A1 (de) | 1983-02-24 |
| GB2103419A (en) | 1983-02-16 |
| FR2511194A1 (fr) | 1983-02-11 |
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