JPS5824875B2 - メモリ動作方式 - Google Patents
メモリ動作方式Info
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- JPS5824875B2 JPS5824875B2 JP55060778A JP6077880A JPS5824875B2 JP S5824875 B2 JPS5824875 B2 JP S5824875B2 JP 55060778 A JP55060778 A JP 55060778A JP 6077880 A JP6077880 A JP 6077880A JP S5824875 B2 JPS5824875 B2 JP S5824875B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
-
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに関し、更に詳細には、Ｉ２Ｌ構
造のバイポーラ・トランジスタ・フリップ・フロップ・
メモリ・セルを用いたメモリの動作方式に関する。
造のバイポーラ・トランジスタ・フリップ・フロップ・
メモリ・セルを用いたメモリの動作方式に関する。
特開昭５１−１１４０３６号によれば、バイポーラ・ト
ランジスタを用いたフリップ・フロップによりメモリ・
セルを形成しショットキー・ダイオードを読取り／書込
み用結合素子として用いる集積半導体メモリが知られて
いる。
ランジスタを用いたフリップ・フロップによりメモリ・
セルを形成しショットキー・ダイオードを読取り／書込
み用結合素子として用いる集積半導体メモリが知られて
いる。
メモリ・セルの読取り／書込みサイクルは複数位相で行
なわれるが、これはビット線及びワード線の電圧レベル
変化によって選択される。
なわれるが、これはビット線及びワード線の電圧レベル
変化によって選択される。
読取り／書込み速度を高めると共に電力消費を減じるた
め、ビット線は導通したメモリ・セル・トランジスタを
介して放電される。
め、ビット線は導通したメモリ・セル・トランジスタを
介して放電される。
ビット線の放電はアースに向けて行なわれる。
読取り相の期間にビット線は極くわずかだけ再充電され
、従ってメモリ・セルに流れる再充電電流は非常に小さ
い。
、従ってメモリ・セルに流れる再充電電流は非常に小さ
い。
過去数年間の間に、バイポーラ・メモリ技術の分野では
Ｉ２上と呼ばれる技術を用いたものがいくつか開発され
ている。
Ｉ２上と呼ばれる技術を用いたものがいくつか開発され
ている。
このような提案は例えば米国特許第３７３６４７７号及
び米国特許第３８１６７４８号に示されている。
び米国特許第３８１６７４８号に示されている。
バイポーラ・トランジスタを用いたこれらの技術はスイ
ッチング時間が短いという特徴があり、高集積度のメモ
リあるいは論理回路に特に適している。
ッチング時間が短いという特徴があり、高集積度のメモ
リあるいは論理回路に特に適している。
Ｉ２上の構造と同様の構造を有するバイポーラ・トラン
ジスタ・メモリ・セルを用いたメモリはメモリ・セルを
選択する場合データ・ビット線及び／又は制御線の線容
量（キャパシタンス）を再充電する必要がある。
ジスタ・メモリ・セルを用いたメモリはメモリ・セルを
選択する場合データ・ビット線及び／又は制御線の線容
量（キャパシタンス）を再充電する必要がある。
前記特開昭に示されているように、容量放電電流は選択
されたワード線のメモリ・セル及びワード線駆動器を介
してアースへ放電される。
されたワード線のメモリ・セル及びワード線駆動器を介
してアースへ放電される。
しかしながらこの方法の場合は、マトリクスのメモリ・
セルの数が増えたとき、駆動器に必要な面積、各駆動器
の電力消費及びワード線選択期間に生じる遅延が不相応
に増大して■２Ｌ構造の利点が損われるという欠点があ
る。
セルの数が増えたとき、駆動器に必要な面積、各駆動器
の電力消費及びワード線選択期間に生じる遅延が不相応
に増大して■２Ｌ構造の利点が損われるという欠点があ
る。
この欠点を回避するため、特願昭５４−
１５８２３２号は選択の前の適当な時間に選択信号の関
数として制御信号が発生されるようにした半導体メモリ
回路構成を示している。
数として制御信号が発生されるようにした半導体メモリ
回路構成を示している。
これらの制御信号はすべてのメモリ・セルに共通な放電
回路及びスイッチング・トランジスタに同時に印加され
、データ・ビット線及び制御線の線容量の放電電流はス
イッチング・トランジスタを介して流れ。
回路及びスイッチング・トランジスタに同時に印加され
、データ・ビット線及び制御線の線容量の放電電流はス
イッチング・トランジスタを介して流れ。
そして放電回路を介して共通に放電される。
この回路構成の特徴は、メモリ・マトリクス内のビット
線が放電回路に接続された放電線に接続されており、そ
してすべてのワード線及び／又はビット線のスイッチン
グ・トランジスタがメモリ・チップの選択信号により制
御される制御論理回路へ接続されていることである。
線が放電回路に接続された放電線に接続されており、そ
してすべてのワード線及び／又はビット線のスイッチン
グ・トランジスタがメモリ・チップの選択信号により制
御される制御論理回路へ接続されていることである。
この技術によれば前記特開昭の問題を解決でき、またワ
ード線に最小の電圧スイングを用いることが可能になる
が、この技術の場合は、ビット線ノ放電動作及び選択動
作の２段階の動作を続けて行なう必要があるため、アク
セス時間が長くなる。
ード線に最小の電圧スイングを用いることが可能になる
が、この技術の場合は、ビット線ノ放電動作及び選択動
作の２段階の動作を続けて行なう必要があるため、アク
セス時間が長くなる。
また、このようなメモリの周辺回路に必要な構成部品の
数が非常に多い。
数が非常に多い。
加えて、供給される読取り信号は読取り／書込み増幅器
からの直流電流に依存する。
からの直流電流に依存する。
従って本発明の目的は、特にＩ２Ｌ技術で設計されそし
てワード線とビット線の交点に配列されたメモリ・セル
を駆動器及びデコーダで選択するメモリにおいて、読取
り／書込み信号を一層大きく且つ急峻にし、読取り／書
込み回路の部品の数を少なくし且つ制御線の数を少なく
することである。
てワード線とビット線の交点に配列されたメモリ・セル
を駆動器及びデコーダで選択するメモリにおいて、読取
り／書込み信号を一層大きく且つ急峻にし、読取り／書
込み回路の部品の数を少なくし且つ制御線の数を少なく
することである。
本発明によれば、読取り信号の縁を著しく急峻にし且つ
大きな絶対振幅を与えることができる。
大きな絶対振幅を与えることができる。
また、感知電流及び／又は書込みのための直流電流を与
えるための部品が不要となるため、各ビット線対と関連
する読取り／書込み回路の部品の数を大幅に減じること
ができる。
えるための部品が不要となるため、各ビット線対と関連
する読取り／書込み回路の部品の数を大幅に減じること
ができる。
従って読取り／書込み回路内の部品のための制御線の数
も著しく減少する。
も著しく減少する。
この回路は低電流で動作するから、選択されたセルと選
択されないセルとの間のスプリアス注入電流が大きく減
少する。
択されないセルとの間のスプリアス注入電流が大きく減
少する。
更に、読取り／書込みのために用いられる２つのトラン
ジスタはショットキー・ダイオードによってブロックさ
れるため、本発明の回路は読取り／書込み線及びビット
線の電圧レベルに対して許容範囲が広い。
ジスタはショットキー・ダイオードによってブロックさ
れるため、本発明の回路は読取り／書込み線及びビット
線の電圧レベルに対して許容範囲が広い。
第１図は本発明によるメモリ回路を示している。
この回路の下側に示されているのが読取り／書込み増幅
回路である。
回路である。
読取り／書込み増幅回路はショットキー・コレクタ・コ
ンタクト８４６及びＳ４９を有する２つのショットキー
・クランプ・トランジスタＴ４６．Ｔ４９よりなる。
ンタクト８４６及びＳ４９を有する２つのショットキー
・クランプ・トランジスタＴ４６．Ｔ４９よりなる。
トランジスタＴ４６のベースはメモリ回路のすべての読
取り／書込み増幅回路に共通に用いられる線ＷＴ１に接
続され、トランジスタＴ４９のベースは同様にメモリ回
路のすべての読取り／書込み増幅回路に共通に用いられ
る線ＷＴＯに接続されている。
取り／書込み増幅回路に共通に用いられる線ＷＴ１に接
続され、トランジスタＴ４９のベースは同様にメモリ回
路のすべての読取り／書込み増幅回路に共通に用いられ
る線ＷＴＯに接続されている。
トランジスタＴ４６．Ｔ４９のエミッタは共通のビット
選択線ＢＳに接続され、ビット選択線ＢＳは２つの直列
接続されたショットキー・ダイオードＤ５０．Ｄ５１を
介してビット・スイッチ・トランジスタＴ５０．Ｔ５１
のベースに接続されている。
選択線ＢＳに接続され、ビット選択線ＢＳは２つの直列
接続されたショットキー・ダイオードＤ５０．Ｄ５１を
介してビット・スイッチ・トランジスタＴ５０．Ｔ５１
のベースに接続されている。
トランジスタＴ５０はビット線ＢＬＯ。Ｔ５１はビット
線ＢＬ１に接続され、またこれらのトランジスタＴ５０
．Ｔ５１の他の電極はビット基準線ＢＲＬに接続されて
いる。
線ＢＬ１に接続され、またこれらのトランジスタＴ５０
．Ｔ５１の他の電極はビット基準線ＢＲＬに接続されて
いる。
トランジスタＴ５０．Ｔ５１のベースは抵抗Ｒ５０を介
してもう１つの基準線ＢＲＢＬに接続され、待機状態の
間これらのトランジスタを飽和状態に保つ電流を受取る
。
してもう１つの基準線ＢＲＢＬに接続され、待機状態の
間これらのトランジスタを飽和状態に保つ電流を受取る
。
第１図の中心部には２つのメモリ・セルＣＯ２Ｃ１が示
されている。
されている。
ビット線に示されているＣ２〜ＣＮ−１は実際にはＮ個
のメモリ・セルが設けられることを示している。
のメモリ・セルが設けられることを示している。
各セルにはワード線が設けられるが、第１図では２本の
ワード線ＷＬＯ，ＷＬ１のみが示されている。
ワード線ＷＬＯ，ＷＬ１のみが示されている。
ビット線ＢＬＯ、ＢＬｌには、記憶情報の感知のため、
これらのビット線間のすべてのメモリ・セルに共通な適
当な差動増幅器（図示せず）が接続される。
これらのビット線間のすべてのメモリ・セルに共通な適
当な差動増幅器（図示せず）が接続される。
ショットキー・ダイオードＤ５０゜Ｄ５１及び抵抗Ｒ５
０は、知られているように、個々のメモリ動作の期間に
待機電位及び動作電位を供給し設定するように働く。
０は、知られているように、個々のメモリ動作の期間に
待機電位及び動作電位を供給し設定するように働く。
次に第２図のタイミング波形を参照して第１図の回路の
読取りサイクル及び書込みサイクルの動作について説明
する。
読取りサイクル及び書込みサイクルの動作について説明
する。
最初、メモリが待機状態にあるものとする、すなわち、
電力消費が非常に小さくなるようにすべての電位及び電
流が設定されているものとする。
電力消費が非常に小さくなるようにすべての電位及び電
流が設定されているものとする。
ビット線ＢＬＯ、ＢＬｌのための電流はビット線スイッ
チとして働くトランジスタＴ５０．Ｔ５１を介して供給
される。
チとして働くトランジスタＴ５０．Ｔ５１を介して供給
される。
これらの２つのトランジスタＴ５０．Ｔ５１は逆動作し
且つ高度に飽和し、これにより、ビット線電位ＶＢＬＯ
、ＶＢＬｌが互いに極くわずかだけ（典型的には、最も
クリチカルな状態で、所与の記憶ビット・パターンに対
して３ｍＶ）異なるようにする。
且つ高度に飽和し、これにより、ビット線電位ＶＢＬＯ
、ＶＢＬｌが互いに極くわずかだけ（典型的には、最も
クリチカルな状態で、所与の記憶ビット・パターンに対
して３ｍＶ）異なるようにする。
ワード線電位ＶＷＬＯ、ＶＷＬｌ・・・・・・・・・は
ビット線電位よりもＶＢＥ（典型的には６００ｍＶ）だ
け低い。
ビット線電位よりもＶＢＥ（典型的には６００ｍＶ）だ
け低い。
第１図のセルＣＯが読取り動作のために選択されるもの
とする。
とする。
最初、線ＷＴＯ，ＷＴ１の電位が下げられ、メモリ・セ
ルＣＯを含むビット位置の選択はビット選択線ＢＳの電
位を下げることにより行なわれる。
ルＣＯを含むビット位置の選択はビット選択線ＢＳの電
位を下げることにより行なわれる。
これによりビット線スイッチ・トランジスタＴ５０．Ｔ
５１がオフになり、待機電流が遮断される。
５１がオフになり、待機電流が遮断される。
メモリ・セルＣＯのワード位置の選択はワード線ＷＬＯ
の電位を下げることによって行なわれる。
の電位を下げることによって行なわれる。
第２図のＣＬはクロックを示している。
ワード線ＷＬＯの電位が急激に降下すると、選択されな
いセルの並列接続されたインジェクタ容量及びビット線
金属容量、並びに選択されたセルのインジェクタ容量は
第３図に示すように容量性分圧器を形成する。
いセルの並列接続されたインジェクタ容量及びビット線
金属容量、並びに選択されたセルのインジェクタ容量は
第３図に示すように容量性分圧器を形成する。
第３図において、ＣＥＩＯ。ＣＥｌ １ 、ＣＦ２Ｏ、
ＣＦ３Ｉ・・・・・・・・・は選択されないセルのイン
ジェクタ容量、ＣＥＯＯ，ＣＥＯｌは選択されたセルの
インジェクタ容量、ＣＳＯ。
ＣＦ３Ｉ・・・・・・・・・は選択されないセルのイン
ジェクタ容量、ＣＥＯＯ，ＣＥＯｌは選択されたセルの
インジェクタ容量、ＣＳＯ。
Ｃ８１はビット線金属容量を示し、夫々のビット線に関
連する全体の容量ＣＢＬＯ，ＣＢＬＩは次のように表わ
される。
連する全体の容量ＣＢＬＯ，ＣＢＬＩは次のように表わ
される。
ＣＢＬＯ＝ＣＥ１０＋ＣＥ２０＋・・・・・・・・・＋
ＣＥ（Ｎ−１）０＋Ｃ３ＯＣＢＬ１＝ＣＥ１１＋ＣＥ２
１＋・・・・・・・・・＋ＣＥ （Ｎ ｌ ） １ ＋
Ｃ８１このとき、選択されないセルのインジェクタ容量
即ち入力容量が放電し、選択されたセルのインジェクタ
容量即ち入力容量ＣＥＯＯ，ＣＥＯ１にパルス形の電荷
ΔＱが流れ、選択されたメモリ・セルＣＯのインジェク
タ電圧を増大させる。
ＣＥ（Ｎ−１）０＋Ｃ３ＯＣＢＬ１＝ＣＥ１１＋ＣＥ２
１＋・・・・・・・・・＋ＣＥ （Ｎ ｌ ） １ ＋
Ｃ８１このとき、選択されないセルのインジェクタ容量
即ち入力容量が放電し、選択されたセルのインジェクタ
容量即ち入力容量ＣＥＯＯ，ＣＥＯ１にパルス形の電荷
ΔＱが流れ、選択されたメモリ・セルＣＯのインジェク
タ電圧を増大させる。
実際のテストによると、ワード線の電圧スイングΔ■Ｗ
Ｌが：；４００ｍＶのとき夫々のインジェクタ容量がΔ
Ｑ；１ｐＡｓ だけ充電され、インジェクタ電圧がΔＶ
−；２３０ｍＶだけ増大することが示された。
Ｌが：；４００ｍＶのとき夫々のインジェクタ容量がΔ
Ｑ；１ｐＡｓ だけ充電され、インジェクタ電圧がΔＶ
−；２３０ｍＶだけ増大することが示された。
クロック・サイクルｔｃＬ＝５０ｎｓの期間にインジェ
クタに流れる平均電荷ΔＱは平均読取り電流Ｉ Ｏ−Ｉ
１−ΔＱ／ｌＣＬ に２０μＡ）に対応する。
クタに流れる平均電荷ΔＱは平均読取り電流Ｉ Ｏ−Ｉ
１−ΔＱ／ｌＣＬ に２０μＡ）に対応する。
ワード線例えばＷＬＯの電位が降下した後のΔＱの動き
は非常に複雑であり、次にこれについて第３図を参照し
て説明する。
は非常に複雑であり、次にこれについて第３図を参照し
て説明する。
最初、インジェクタ容量ＣＥＯＯ，ＣＥＯ１からセル内
部節点へ注入される放電電流は図示した容量ＣＣＯＯ，
ＣＣ０１を充電する。
部節点へ注入される放電電流は図示した容量ＣＣＯＯ，
ＣＣ０１を充電する。
この期間にセルのＮＰＮ）ランジスタＴＯ２，ＴＯ３の
ベース・エミッタ電圧が増大する。
ベース・エミッタ電圧が増大する。
メモリ・セルＣ０のオフ状態の側（この例ではトランジ
スタＴＯ２）では、そのベース・エミッタ電圧は約２０
ｍＶの電圧から短時間で約４００ｍＶの値になり、そし
てトランジスタＴＯ３のベース・エミッタ容量ＣＣ０１
がメモリ・セルＣＯのオフ状態側の放電電流を流すこと
ができる程度に充電されていれば、トランジスタＴＯ２
０ベース・エミッタ電圧はその後急速に降下する。
スタＴＯ２）では、そのベース・エミッタ電圧は約２０
ｍＶの電圧から短時間で約４００ｍＶの値になり、そし
てトランジスタＴＯ３のベース・エミッタ容量ＣＣ０１
がメモリ・セルＣＯのオフ状態側の放電電流を流すこと
ができる程度に充電されていれば、トランジスタＴＯ２
０ベース・エミッタ電圧はその後急速に降下する。
オン状態の側（トランジスタＴ０３）では、電圧は約６
００ｍＶから約８００ ｍＶへ上昇し続いてゆっくりと
降下する。
００ｍＶから約８００ ｍＶへ上昇し続いてゆっくりと
降下する。
読取り信号はメモリ・セルＣＯのオン状態の側及びオフ
状態の側の電荷減少の違いの結果としてビット線間に得
られる。
状態の側の電荷減少の違いの結果としてビット線間に得
られる。
オフ状態の側の放電電流ハオン状態のトランジスタＴＯ
３のコレクタ電流であり、非常に急速に降下する。
３のコレクタ電流であり、非常に急速に降下する。
オン状態の側ではこれはオン状態トランジスタＴ０３０
ベース電流に対応する。
ベース電流に対応する。
この電流は電流利得βＵだげコレクタ電流よりも低い。
ベース電流によって放電されなかったΔＱの一部はオン
状態の側のＰＮＰ トランジスタＴＯＩに記憶電荷とし
て留まる。
状態の側のＰＮＰ トランジスタＴＯＩに記憶電荷とし
て留まる。
この電荷部分は記憶時定数で降下し、これは一般に約３
Ｑｎｓである。
Ｑｎｓである。
インジェクタ電圧が高いことはオン状態側の電荷が大き
いことに対応する。
いことに対応する。
このことは、メモリ・セルＣＯの記憶情報力ビット線Ｂ
ＬＯ，ＢＬ１の容量電流だけで、即ち読取り／書込み回
路によって発生される付加的電流を用いることなく、読
取ることができることを表わす。
ＬＯ，ＢＬ１の容量電流だけで、即ち読取り／書込み回
路によって発生される付加的電流を用いることなく、読
取ることができることを表わす。
第３図はメモリ・セルＣＬＣ２も含むように示されてお
り、またＰＮＰ ）ランジスタＴ００゜ＴＯＩは等制約
に示されている。
り、またＰＮＰ ）ランジスタＴ００゜ＴＯＩは等制約
に示されている。
次に書込み動作及びこの動作期間に生じる電流について
説明する１書込みの場合は、線ＷＴＯ，ＷＴ１の１つが
選択されると共にビット選択線ＢＳが付勢され、トラン
ジスタＴ４６．Ｔ４９０１つが付勢される、即ちオン状
態にされる。
説明する１書込みの場合は、線ＷＴＯ，ＷＴ１の１つが
選択されると共にビット選択線ＢＳが付勢され、トラン
ジスタＴ４６．Ｔ４９０１つが付勢される、即ちオン状
態にされる。
換言すれば、トランジスタＴ４６がオンのときビット線
ＢＬＯが放電し、トランジスタＴ４９がオン状態のとき
ビット線ＢＬ１が放電する。
ＢＬＯが放電し、トランジスタＴ４９がオン状態のとき
ビット線ＢＬ１が放電する。
ビット線ＢＬＯ又はＢＬｌに接続されたメモリ・セルＣ
Ｏの夫々の入力容量においては、読取り期間と同様に、
ワード線電位ＶＷＬＯが低下したとき電荷ΔＱが発生さ
れる。
Ｏの夫々の入力容量においては、読取り期間と同様に、
ワード線電位ＶＷＬＯが低下したとき電荷ΔＱが発生さ
れる。
しかし放電されたビット線の側のＰＮＰ）ランジスタは
ベース電流の供給を停止するから、コレクタに流れる電
流がオン状態のトランジスタに流れなげれば、メモリ・
セルは他方の状態へ変化し、所要の２進１又は２進０が
書込まれる。
ベース電流の供給を停止するから、コレクタに流れる電
流がオン状態のトランジスタに流れなげれば、メモリ・
セルは他方の状態へ変化し、所要の２進１又は２進０が
書込まれる。
この場合も、メモリへ情報を書込むための容量電流の他
には電流が不要であり、これにより高速且つ正確なスイ
ッチングが可能となる。
には電流が不要であり、これにより高速且つ正確なスイ
ッチングが可能となる。
第１図かられかるように、情報の読取り及び／又は書込
みに容量電流を用いた場合は、読取り／書込み回路の構
成部品の数が非常に少な（なり、また制御線の数も少な
くなり、従って高い集積密度が得られる。
みに容量電流を用いた場合は、読取り／書込み回路の構
成部品の数が非常に少な（なり、また制御線の数も少な
くなり、従って高い集積密度が得られる。
図示しなかったが、ビット線及びワード線には普通に駆
動器及びデコーダ回路が設けられることは理解されよう
。
動器及びデコーダ回路が設けられることは理解されよう
。
第１図は本発明によるメモリ回路を示す図、第２図は第
１図のメモリ回路の読取り／書込み動作波形図、及び第
３図はメモリ・セルの等価回路図である。
１図のメモリ回路の読取り／書込み動作波形図、及び第
３図はメモリ・セルの等価回路図である。
Claims (1)
- １ ワード線とビット線の交差位置にＩ２Ｌ構造のバイ
ポーラ・トランジスタ・フリップ・フロップ・メモリ・
セルを有し、ビット線に読取り／書込み回路を結合した
半導体メモリにおいて、選択されたメモリ・セルのワー
ド線電位を選択されないメモリ・セルのワード線電位に
対して制御して選択されないメモリ・セルの入力容量を
放電させその放電電流を選択されたメモリ・セルに直接
供給することによって読取り／書込みを行なうことを特
徴とするメモリ動作方式。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2926050A DE2926050C2 (de) | 1979-06-28 | 1979-06-28 | Verfahren und Schaltungsanordnung zum Lesen Und/oder Schreiben eines integrierten Halbleiterspeichers mit Speicherzellen in MTL-Technik |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS567291A JPS567291A (en) | 1981-01-24 |
| JPS5824875B2 true JPS5824875B2 (ja) | 1983-05-24 |
Family
ID=6074350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55060778A Expired JPS5824875B2 (ja) | 1979-06-28 | 1980-05-09 | メモリ動作方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4330853A (ja) |
| EP (1) | EP0020995B1 (ja) |
| JP (1) | JPS5824875B2 (ja) |
| DE (2) | DE2926050C2 (ja) |
| IT (1) | IT1174672B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4302823A (en) * | 1979-12-27 | 1981-11-24 | International Business Machines Corp. | Differential charge sensing system |
| US4404662A (en) * | 1981-07-06 | 1983-09-13 | International Business Machines Corporation | Method and circuit for accessing an integrated semiconductor memory |
| EP0078335B1 (de) * | 1981-10-30 | 1986-02-05 | Ibm Deutschland Gmbh | Verfahren zum Lesen eines Halbleiterspeichers |
| US4601016A (en) * | 1983-06-24 | 1986-07-15 | Honeywell Inc. | Semiconductor memory cell |
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| US4596002A (en) * | 1984-06-25 | 1986-06-17 | International Business Machines Corporation | Random access memory RAM employing complementary transistor switch (CTS) memory cells |
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| US4752913A (en) * | 1986-04-30 | 1988-06-21 | International Business Machines Corporation | Random access memory employing complementary transistor switch (CTS) memory cells |
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| US4763026A (en) * | 1987-04-09 | 1988-08-09 | National Semiconductor Corporation | Sense amplifier for single-ended data sensing |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3540010A (en) * | 1968-08-27 | 1970-11-10 | Bell Telephone Labor Inc | Diode-coupled semiconductive memory |
| US3815106A (en) * | 1972-05-11 | 1974-06-04 | S Wiedmann | Flip-flop memory cell arrangement |
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| US3638039A (en) * | 1970-09-18 | 1972-01-25 | Rca Corp | Operation of field-effect transistor circuits having substantial distributed capacitance |
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| US4112511A (en) * | 1977-09-13 | 1978-09-05 | Signetics Corporation | Four transistor static bipolar memory cell using merged transistors |
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| DE2855866C3 (de) * | 1978-12-22 | 1981-10-29 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers |
-
1979
- 1979-06-28 DE DE2926050A patent/DE2926050C2/de not_active Expired
-
1980
- 1980-04-03 US US06/136,859 patent/US4330853A/en not_active Expired - Lifetime
- 1980-05-09 JP JP55060778A patent/JPS5824875B2/ja not_active Expired
- 1980-05-13 EP EP80102653A patent/EP0020995B1/de not_active Expired
- 1980-05-13 DE DE8080102653T patent/DE3063756D1/de not_active Expired
- 1980-06-06 IT IT22604/80A patent/IT1174672B/it active
Also Published As
| Publication number | Publication date |
|---|---|
| DE3063756D1 (en) | 1983-07-21 |
| JPS567291A (en) | 1981-01-24 |
| US4330853A (en) | 1982-05-18 |
| EP0020995A1 (de) | 1981-01-07 |
| EP0020995B1 (de) | 1983-06-15 |
| DE2926050B1 (de) | 1981-01-08 |
| DE2926050C2 (de) | 1981-10-01 |
| IT8022604A0 (it) | 1980-06-06 |
| IT1174672B (it) | 1987-07-01 |
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