JPH02125663A - ゲートアレイ半導体集積回路装置 - Google Patents
ゲートアレイ半導体集積回路装置Info
- Publication number
- JPH02125663A JPH02125663A JP63279933A JP27993388A JPH02125663A JP H02125663 A JPH02125663 A JP H02125663A JP 63279933 A JP63279933 A JP 63279933A JP 27993388 A JP27993388 A JP 27993388A JP H02125663 A JPH02125663 A JP H02125663A
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- JP
- Japan
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- circuit
- gate array
- area
- wiring
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ゲートアレイ半導体集積回路装置（以下、ゲ
ートアレイＬＳＩという。）に係り、特にクロック信号
に同期して動作する回路に用いられるゲートアレイＬＳ
Ｉに関し、 回路設旧のたびにクロック分配回路領域を組み込む必要
がなく、占有面積の小さなりロック分配回路を実現しつ
るケートアレイ半導体集積回路装置を提供することを目
的とし、 １個ないし複数個のセル内部を接続する固定配線が自動
配置され、特定の機能全行なう特定回路を有するベーシ
ックセル領域と、該ベーシックセル領域の周囲領域に設
けられ必要な固定配線が自動配置されている入出力セル
領域とを有し、前記ベーシックセル領域の固定配線と前
記入出力セル領域の固定配線とを自動配線によって（Ｅ
意に接続してチップ全体の回路を形成するゲートアレイ
下導体集積回路装置において、チップ外から伝送された
クロック信号を分配してチップ内の各回路に供給するク
ロック分配回路は、前記特定回路として前記チップの中
央部に予め配置されている。
ートアレイＬＳＩという。）に係り、特にクロック信号
に同期して動作する回路に用いられるゲートアレイＬＳ
Ｉに関し、 回路設旧のたびにクロック分配回路領域を組み込む必要
がなく、占有面積の小さなりロック分配回路を実現しつ
るケートアレイ半導体集積回路装置を提供することを目
的とし、 １個ないし複数個のセル内部を接続する固定配線が自動
配置され、特定の機能全行なう特定回路を有するベーシ
ックセル領域と、該ベーシックセル領域の周囲領域に設
けられ必要な固定配線が自動配置されている入出力セル
領域とを有し、前記ベーシックセル領域の固定配線と前
記入出力セル領域の固定配線とを自動配線によって（Ｅ
意に接続してチップ全体の回路を形成するゲートアレイ
下導体集積回路装置において、チップ外から伝送された
クロック信号を分配してチップ内の各回路に供給するク
ロック分配回路は、前記特定回路として前記チップの中
央部に予め配置されている。
本発明は、ゲートアレイ半導体集積回路装置（以下、ゲ
ートアレイＬＳＩという。）に係り、特にクロック信号
に同期して動作する回路に用いられるゲートアレイＩＣ
に関する。
ートアレイＬＳＩという。）に係り、特にクロック信号
に同期して動作する回路に用いられるゲートアレイＩＣ
に関する。
ゲートアレイＬＳＩはＬＳＩの拡散層を共通パターン化
してマスタチップを作成しておき、配線層だけをユーザ
から要求される仕様に応して個別的に設計して製造され
る多品種少量生産向けのＬＳＩである。このようなゲー
トアレイによれば希望する仕様のＬＳＩの納期を短縮す
ることができる。
してマスタチップを作成しておき、配線層だけをユーザ
から要求される仕様に応して個別的に設計して製造され
る多品種少量生産向けのＬＳＩである。このようなゲー
トアレイによれば希望する仕様のＬＳＩの納期を短縮す
ることができる。
ゲートアレイＬＳＩは種々の電子機器に用いられるが、
特に電算機に搭載される場合にはクロックに同期した動
作が要求されるため、必ずクロック分配回路が１１ヨ成
される。このクロック分配回路は、当該ゲートアレイＬ
ＳＩに対して外部端子から供給されるクロック信号をゲ
ートアレイＬＳＩ内部回路に分配するものである。
特に電算機に搭載される場合にはクロックに同期した動
作が要求されるため、必ずクロック分配回路が１１ヨ成
される。このクロック分配回路は、当該ゲートアレイＬ
ＳＩに対して外部端子から供給されるクロック信号をゲ
ートアレイＬＳＩ内部回路に分配するものである。
かかるクロック分配回路は、当該ゲートアレイＬＳＩな
らびにそれを用いたシステムの性能を左右するクロック
信号を分配するものであるため、ノイズ等に影響されに
＜＜、また、クロック信号を内部の各回路への到達時間
にばらつきか出ないよう同時に到達しうるちのであるこ
とが望まれる。
らびにそれを用いたシステムの性能を左右するクロック
信号を分配するものであるため、ノイズ等に影響されに
＜＜、また、クロック信号を内部の各回路への到達時間
にばらつきか出ないよう同時に到達しうるちのであるこ
とが望まれる。
まず、ゲートアレイＬＳＩについてその概略を説明する
。一般に、ゲートアレイは、第７図に示すように、マス
クチップ１００と、その上の第２層に自動配線される可
変配線層（図示せず）とから構成される。
。一般に、ゲートアレイは、第７図に示すように、マス
クチップ１００と、その上の第２層に自動配線される可
変配線層（図示せず）とから構成される。
マスタチップ１００は、１つの半導体基板上に；隻数配
列されたベーシックセル列１０１からなるベーシックセ
ル領域と、半導体基板の外周端に沿って複数配列された
入出力セル（以下、Ｉ１０セルという。）１０２からな
るＩ１０セル領域と、各ヘーシックセル列相互間および
ベーシックセル列１０１とＩ１０セル１０２との間に未
結線状態でＩＩ３成された配線領域１０３とを有してい
る。配線領域１０３は所定長さ単位でｔｒ’ 意に結線
可能な状態で固定配線とされている。］０４は外部端子
（バッド）である。
列されたベーシックセル列１０１からなるベーシックセ
ル領域と、半導体基板の外周端に沿って複数配列された
入出力セル（以下、Ｉ１０セルという。）１０２からな
るＩ１０セル領域と、各ヘーシックセル列相互間および
ベーシックセル列１０１とＩ１０セル１０２との間に未
結線状態でＩＩ３成された配線領域１０３とを有してい
る。配線領域１０３は所定長さ単位でｔｒ’ 意に結線
可能な状態で固定配線とされている。］０４は外部端子
（バッド）である。
可変配線層はユーザの希望する仕様の回路形式に適合す
るよう前記各領域のセル間にカスタムノくターンを用い
てバターニングにより形成される。
るよう前記各領域のセル間にカスタムノくターンを用い
てバターニングにより形成される。
かかるゲートアレイＬＳＩにおいて、当該ＬＳＩ内にチ
ップ外から伝送されるクロック信号を分配するためのク
ロック分配回路１０５を形成する場合、個々のＬＳＩご
とにその都度カスタムパターンにクロック分配回路１０
５のパターンを組み合わせてバタ−ニングするものであ
った。これは、ゲートアレイＬＳＩというものが本来的
に回路設計に自由度をもたせることを目的とし、ある程
度の冗長性を持たせて極力固定配線を組み込まないとい
う考え方に基づくものである。
ップ外から伝送されるクロック信号を分配するためのク
ロック分配回路１０５を形成する場合、個々のＬＳＩご
とにその都度カスタムパターンにクロック分配回路１０
５のパターンを組み合わせてバタ−ニングするものであ
った。これは、ゲートアレイＬＳＩというものが本来的
に回路設計に自由度をもたせることを目的とし、ある程
度の冗長性を持たせて極力固定配線を組み込まないとい
う考え方に基づくものである。
しかしながら、上Ｓ己従来のゲートアレイＬＳＩにおい
ては次のような問題がある。まず、クロック分配回路１
０５を個々の種類のゲートアレイＬＳＩの製造ことにカ
スタムパターンに組み込むことは設計上手間かかかる。
ては次のような問題がある。まず、クロック分配回路１
０５を個々の種類のゲートアレイＬＳＩの製造ことにカ
スタムパターンに組み込むことは設計上手間かかかる。
また、すでに形成されたベーシックセル領域１０１をそ
のまま用いるため、クロック分配回路として占有する面
積が大きくなり、ゲートアレイｔ、 ｓ ｔ ｃ＋体が
冗長性をもって（Ｉ■成されているにしてもその分だけ
池の機能が犠牲になる。また、配線領域１０３もマスク
チップ上のものを使用するため、外部端子１０４とクロ
ック分配回路１０５を結ぶクロック信号線が池の配線と
絶縁層を介して交叉する部分が生じてノイズ発生の原因
となる。また、画一的にパタニングされるため、他の回
路との関係上、クロックを細かくチューニングする回路
を組み込むことが困難である。
のまま用いるため、クロック分配回路として占有する面
積が大きくなり、ゲートアレイｔ、 ｓ ｔ ｃ＋体が
冗長性をもって（Ｉ■成されているにしてもその分だけ
池の機能が犠牲になる。また、配線領域１０３もマスク
チップ上のものを使用するため、外部端子１０４とクロ
ック分配回路１０５を結ぶクロック信号線が池の配線と
絶縁層を介して交叉する部分が生じてノイズ発生の原因
となる。また、画一的にパタニングされるため、他の回
路との関係上、クロックを細かくチューニングする回路
を組み込むことが困難である。
本発明は、回路設計のたびにクロック分配回路領域を組
み込む必要がなく、占有面積の小さなりロック分配回路
を実現しうるゲートアレイ半導体集積回路装置を提供す
ることを目的とする。
み込む必要がなく、占有面積の小さなりロック分配回路
を実現しうるゲートアレイ半導体集積回路装置を提供す
ることを目的とする。
本発明は、１個ないし複数個のセル内部を接続する固定
配線が自動配置され、特定の機能を行なう特定回路をａ
するベーシックセル領域と、該ベーシックセル領域の周
囲領域に設けられ必要な固定配線が自動配置されている
入出力セル領域とを有し、前記ベーシックセル領域の固
定配線と前記入出力セル領域の固定配線とを自動配線に
よって（Ｔ：意に接続してチップ全体の回路を形成する
ゲトアレイ半導体集積回路装置において、チップ外から
伝送されたクロック信号を分配してチップ内の８回路に
供給するクロック分配回路は、前記特定回路として前記
チップの中央部に予め配置されている。
配線が自動配置され、特定の機能を行なう特定回路をａ
するベーシックセル領域と、該ベーシックセル領域の周
囲領域に設けられ必要な固定配線が自動配置されている
入出力セル領域とを有し、前記ベーシックセル領域の固
定配線と前記入出力セル領域の固定配線とを自動配線に
よって（Ｔ：意に接続してチップ全体の回路を形成する
ゲトアレイ半導体集積回路装置において、チップ外から
伝送されたクロック信号を分配してチップ内の８回路に
供給するクロック分配回路は、前記特定回路として前記
チップの中央部に予め配置されている。
本発明によれば、チップの中央部の固定配線にクロック
分配回路領域を予め配置したことにより、通常のゲート
アレイＬＳＩのようにカスタムパタン作成時にクロック
分配回路パターンを組み合せる必要がなく、設３１手間
が省ける。また、ベーシックセル領域等の形成プロセス
と同じプロセスでクロック分配回路を形成するため、ベ
ーシックセル領域を用いる必要がなく、その分たけ占有
面積を小さくすることができる。また、チップの中央に
配置したため、ゲートＬＳＩの各内部回路に対して略放
射状にクロック信号を供給でき、各内部回路相互間のク
ロック信号の到達時間を均等にすることが可能となる。
分配回路領域を予め配置したことにより、通常のゲート
アレイＬＳＩのようにカスタムパタン作成時にクロック
分配回路パターンを組み合せる必要がなく、設３１手間
が省ける。また、ベーシックセル領域等の形成プロセス
と同じプロセスでクロック分配回路を形成するため、ベ
ーシックセル領域を用いる必要がなく、その分たけ占有
面積を小さくすることができる。また、チップの中央に
配置したため、ゲートＬＳＩの各内部回路に対して略放
射状にクロック信号を供給でき、各内部回路相互間のク
ロック信号の到達時間を均等にすることが可能となる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に本発明の実施例を示す。なお、第１図において
第７図と重複する部分には同一の符号を附し、その詳細
な説明は省略する。
第７図と重複する部分には同一の符号を附し、その詳細
な説明は省略する。
第１図において第７図と異なる部分は、マスクチップ１
． ＯＯの中央部の固定配線域に、クロック分配回路領
域１０６が形成されており、がっ、このクロック分配回
路領域１．０６は、いずれがのＩ１０セル１０２に自動
配線によって形成される専用のクロック信号専用配線１
０７を介して外部端子１０４に導出されている点である
。
． ＯＯの中央部の固定配線域に、クロック分配回路領
域１０６が形成されており、がっ、このクロック分配回
路領域１．０６は、いずれがのＩ１０セル１０２に自動
配線によって形成される専用のクロック信号専用配線１
０７を介して外部端子１０４に導出されている点である
。
第２図に、クロック分配回路領域１０６の周辺の詳細を
示す。この第２図に示すように、クロック分配回路領域
１０６はベーシックセル列１０１とは別に独立して専用
の回路パターンで形成されている。このクロック分配回
路領域１０６はベシックセル列］０１やＩ１０セル１０
２の形成プロセスにおいて同時に形成される。クロック
分配回路領域１０６の一端からはクロック信号専用配線
１０７が対応するＩ１０セル１０２に配線されており、
周囲にはクロック信号の分配用端子１ （’） ８が所
定数未結線状態で導出されている。
示す。この第２図に示すように、クロック分配回路領域
１０６はベーシックセル列１０１とは別に独立して専用
の回路パターンで形成されている。このクロック分配回
路領域１０６はベシックセル列］０１やＩ１０セル１０
２の形成プロセスにおいて同時に形成される。クロック
分配回路領域１０６の一端からはクロック信号専用配線
１０７が対応するＩ１０セル１０２に配線されており、
周囲にはクロック信号の分配用端子１ （’） ８が所
定数未結線状態で導出されている。
クロック信号専用配線１０７はベーシックセル列１０１
を１ｍ ＩＪＪる形で延在される。このクロック信号専
用配線１０７は配線領域１０３の形成プロセス中に合わ
せて形成され、第１層に自動配置された固定配線で設け
られる。この場合、クロック信号専用配線１０７はベー
シックセル列１０１を横切る形となるが、電気的にも絶
縁膜等を介してもベーシックセル列１０１に関連する回
路とは交叉しない。したがって、ベーシックセル列１０
１や配線領域１０３によって形成される回路からの外乱
ノイズの混入を低減できる。
を１ｍ ＩＪＪる形で延在される。このクロック信号専
用配線１０７は配線領域１０３の形成プロセス中に合わ
せて形成され、第１層に自動配置された固定配線で設け
られる。この場合、クロック信号専用配線１０７はベー
シックセル列１０１を横切る形となるが、電気的にも絶
縁膜等を介してもベーシックセル列１０１に関連する回
路とは交叉しない。したがって、ベーシックセル列１０
１や配線領域１０３によって形成される回路からの外乱
ノイズの混入を低減できる。
第３図にクロック分配回路領域１０６の一例を示す。こ
のクロック分配回路領域１０６は１人カ２出力ＯＲゲー
ト１０９を分岐接続して外部端ｒ１０４からのクロック
信号ＣＫを複数に分配する（１が成である。
のクロック分配回路領域１０６は１人カ２出力ＯＲゲー
ト１０９を分岐接続して外部端ｒ１０４からのクロック
信号ＣＫを複数に分配する（１が成である。
第４図に従来の製造プロセスのｈｌ ９３、第５図に本
発明の製造プロセスの概要を示す。これらの図かられか
るように、従来の場合（第４図）ゲートアレイＬＳＩの
製造ごとにクロック分配回路バタン情報１１０と本来の
回路パターン（ユーザパターン）情報とを合成してカス
タムマスクパターン１１１を作成したのちバターニング
するものであった。しかし、本発明の場合には、マスク
チップ１００形成用のパターンとともに先行的にクロッ
ク分配回路パターン１１０をパターニングするため、カ
スタムパターン設旧上の手間を省略できる。
発明の製造プロセスの概要を示す。これらの図かられか
るように、従来の場合（第４図）ゲートアレイＬＳＩの
製造ごとにクロック分配回路バタン情報１１０と本来の
回路パターン（ユーザパターン）情報とを合成してカス
タムマスクパターン１１１を作成したのちバターニング
するものであった。しかし、本発明の場合には、マスク
チップ１００形成用のパターンとともに先行的にクロッ
ク分配回路パターン１１０をパターニングするため、カ
スタムパターン設旧上の手間を省略できる。
第６図に、本発明の他の実施例を示す。この実施例は、
クロック信号専用配線１０７を形成せず、クロック分配
回路領域１０６に外部クロック人力用の端子１１２を導
出しておくものである。その他の構成は前述の実施例と
同様なので説明を省略する。
クロック信号専用配線１０７を形成せず、クロック分配
回路領域１０６に外部クロック人力用の端子１１２を導
出しておくものである。その他の構成は前述の実施例と
同様なので説明を省略する。
本実施例によれば、クロック信号専用配線］０７による
効果は期待てきないが、当該ゲートアレイＬＳＩに要求
されるユーザ仕様の回路形式に合わせてクロック信号経
路を変更しうるという自由度を確保でき、汎用性の点て
優れている。
効果は期待てきないが、当該ゲートアレイＬＳＩに要求
されるユーザ仕様の回路形式に合わせてクロック信号経
路を変更しうるという自由度を確保でき、汎用性の点て
優れている。
以上述へたように、本発明によれば、チップの１１央部
の固定配線にクロック分配回路領域を配置したので、中
央配置によるクロック信号の均等な分配を可能とし、ｒ
め配置することはベーシックセル領域等と同じ製造プロ
セス中にて形成できることを意味し、またベーシックセ
ル領域を用いる二とかないのでクロック分配回路の集積
化か可能であり、占イイ面積を小さくてきる。
の固定配線にクロック分配回路領域を配置したので、中
央配置によるクロック信号の均等な分配を可能とし、ｒ
め配置することはベーシックセル領域等と同じ製造プロ
セス中にて形成できることを意味し、またベーシックセ
ル領域を用いる二とかないのでクロック分配回路の集積
化か可能であり、占イイ面積を小さくてきる。
第１図は本発明の第１実施例を示す平面図、第２図はク
ロック分配回路周辺の詳細図、第３図はクロック分配回
路の回路図、 第４図は従来の製造プロセスの概要図、第５図は本発明
の製造プロセスの概要図、第６図は他の実施例を示す平
面図、 第７図は従来のケートアレイＬＳＩの平面図である。 】００・・・マスタチップ １０１・・ヘーシックセル列 １０２・Ｉ１０セル １０３・配線領域 １０４・外部端子 １０６・・・クロック分配回路領域 １０７・クロック信号専用配線 本発明の第１実施例を示す平面図 第１図 ク ク分配回路の回路図 第３図 ｆ 従来の製造プロセスの概要図 第 ４ 図 本発明の製造プロ 第 ５ セスの概要図 図 他の実施例を示す平面図 第 ６ 図
ロック分配回路周辺の詳細図、第３図はクロック分配回
路の回路図、 第４図は従来の製造プロセスの概要図、第５図は本発明
の製造プロセスの概要図、第６図は他の実施例を示す平
面図、 第７図は従来のケートアレイＬＳＩの平面図である。 】００・・・マスタチップ １０１・・ヘーシックセル列 １０２・Ｉ１０セル １０３・配線領域 １０４・外部端子 １０６・・・クロック分配回路領域 １０７・クロック信号専用配線 本発明の第１実施例を示す平面図 第１図 ク ク分配回路の回路図 第３図 ｆ 従来の製造プロセスの概要図 第 ４ 図 本発明の製造プロ 第 ５ セスの概要図 図 他の実施例を示す平面図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １個ないし複数個のセル内部を接続する固定配線が自動
配置され、特定の機能を行なう特定回路を有するベーシ
ックセル領域と、 該ベーシックセル領域の周囲領域に設けられ必要な固定
配線が自動配置されている入出力セル領域とを有し、 前記ベーシックセル領域の固定配線と前記入出力セル領
域の固定配線とを自動配線によって任意に接続してチッ
プ全体の回路を形成するゲートアレイ半導体集積回路装
置において、 チップ外から伝送されたクロック信号を分配してチップ
内の各回路に供給するクロック分配回路は、前記特定回
路として前記チップの中央部に予め配置されていること
を特徴とするゲートアレイ半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279933A JPH02125663A (ja) | 1988-11-04 | 1988-11-04 | ゲートアレイ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279933A JPH02125663A (ja) | 1988-11-04 | 1988-11-04 | ゲートアレイ半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125663A true JPH02125663A (ja) | 1990-05-14 |
Family
ID=17617938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279933A Pending JPH02125663A (ja) | 1988-11-04 | 1988-11-04 | ゲートアレイ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229577A3 (en) * | 2001-02-02 | 2005-02-02 | Texas Instruments Incorporated | Flip chip semiconductor device in a moulded chip scale package (csp) and method of assembly |
-
1988
- 1988-11-04 JP JP63279933A patent/JPH02125663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229577A3 (en) * | 2001-02-02 | 2005-02-02 | Texas Instruments Incorporated | Flip chip semiconductor device in a moulded chip scale package (csp) and method of assembly |
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