JPS5825749A

JPS5825749A - 応答検出回路

Info

Publication number: JPS5825749A
Application number: JP12505581A
Authority: JP
Inventors: Kazuo Hamasato; 和雄浜里; Akira Ishizawa; 石沢　昭; Fumihiko Deguchi; 文彦出口
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1981-08-08
Filing date: 1981-08-08
Publication date: 1983-02-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は交換装置内に設置される被呼者応答検出用の応
答検出回路に関するものである。

一般にこの種回路は被呼者応答に伴って局内から被呼者
の端末装置に供給される直流電流を検出する構成となっ
ているが、この直流電流には低周波の交流呼出信号が重
畳されているという固有の事情があシ、このため交流電
流の影響を除去しつつ直流電流の有無を検出するための
特別の工夫がこらされている。従来のこの種回路は交流
不感動形の継電器が用いられてきたが、これは回路が大
形であるという欠点があった。これに対し、小形の電子
回路でこの種の回路を構成することが試みられてきてお
シ、その−例として低域通過ｆ波器を用いる方法が提案
されている（電子通信学会技術研究報告５Ａ＋７９−６
１図８）が、呼出信号周波数が１６ｆｚ　程度の低周波
であるためｆ波器に大容量のコンデンサを必要とし、集
積回路化による小形化の実益が得られないという欠点が
あった。

本発明は上述した従来欠点に鑑みてなされたものであシ
、その目的は小形、安価な集積回路化に適した応答検出
回路を提供することにある。

以下本発明の詳細を実施例によシ説明する。

本発明の一実施例の構成をその使用状態と共に第１図の
ブロック図に示す。Ｉ）ＥＴは本発明の一実施例の応答
検出回路であって、これは演算増幅回路ＯＰＡ　、第１
、第２の比較回路ＣＭＰ　１　、ＣＭＰ２　、アップ・
ダウン・カウンタＣＴＲ及び７リツブ・フロップＦＦか
ら構成されている。この応答検出回路ＤＥＴは、その使
用状態において、演算増幅回路ＯＰＡの反転及び非反転
入力端子のそれぞれに接続されている入力端子Ｚ１ｓＺ
Ｉが呼出音源（呼出信号源）　Ｒ４＋ｓｙ及び交換局の
一方の出力端子１間に挿入されている呼出信号送出用抵
抗ＲＡの両端に接続される。応答検出回路ＤＥＴは、そ
のリセット端子Ｒ５Ｔ及びクロック入力端子ＣＬＫがそ
れぞれ交換機の中央制御装置からリセット信号及びクロ
ック信号を受けかつその検出出力端子０ｒＪＴが上記中
央制御装置へ検出出力を出力するように、上記中央制御
装置に接続されている。交換局の他方の出力端子Ｂは呼
出信号送出用抵抗ＲＢを介して負電圧の直流電源Ｅに接
続されている。これら交換局の出端子Ａ、Ｈにはそれぞ
れ線路ＬＡ、Ｌ、を介して端末装置Ｔａｉが接続されて
いる。

端末装置Ｔｄの回路状態は、第２図に示すように、応答
前は呼出音源Ｒｉｎｇの周波数に対して数にΩ〜１０ｆ
Ω程度のインピーダンスを有する抵抗と直流阻止用のコ
ンデンサが直列接続された状態となっておシ（同図社）
）、−力応答後は数１０〜数１００Ωの抵抗値を有する
ほぼ純抵抗の状態となる（同図（ｂ））。第３図は第１
図の応答検出回路ＤＥＴの動作を説明するための波形図
であって、同図中第１図と同一の参照符号を付した波形
は第１図の対応部分波形を表わしている。以下第３図の
波形図を参照しつつ、第１図の応答検出回路ＤＥＴの動
作を説明する。

交換機の中央制御装置からの呼出指令に応答してリセッ
ト端子Ｒ５Ｔにリセット信号が出現すると同時に呼出音
源Ｒｉｎｇが起動され、呼出音源Ｒｉｎｇ−呼出信号送
出抵抗ＲＡ一端末装置Ｔａ１１．−呼出信号送出抵抗Ｒ
１−直流電源Ｅの閉ループに可聴周波数の呼出信号電流
が流れる。との呼出信号電流は抵抗ＲＡの両端にその電
流値に比例した電圧を発生する。

この電圧は差動増幅器を構成する演算増幅回路ＯＰＡで
増幅されて第１の比較回路ＣＭＰ１　の非反転入力端子
及び第２の比較回路ＣＭＰ　２０反転入力端子に入力す
る。第１の比較回路ＣＭＰ１の反転入力端子には正の基
準電圧Ｖｒ、ｆ１が供給されており、一方第２の比較回
路ＣＭＰ　２の非反転入力端子にはＶｒ、１１よシも小
さな絶対値を有する負の基準電圧Ｖ□ｆ２が供給されて
いる。第１の比較回路ＣＭＰ１は、演算増幅回路ＯＰＡ
から受けた交流電圧の振幅が基準電圧Ｆ、、ｆ１よシも
大きな全期間にわたってアップ・ダウン・カウンタＣＴ
Ｈのアップ制御入力端子Ｕに論理の一１″の制御信号を
出力し、その他の期間はｇｏ”の制御信号を出力する。

一方第２の比較回路ＣＭＰ　２は、演算増幅回路ＯＰＡ
から受けた交流電圧の振幅が負の基準電圧Ｆ、、ｆ　２
よシも小さな全期間にわたってアップ・ダウン・カウン
タＣＴＨのカウントダウン制御入力端子りに論理のＣ１
”の制御信号を出力し、その他の期間はｇ　０１″の制
御信号を出力する。アップ・ダウン・カウンタＣＴＲは
、入力端子Ｕに＃１′の制御信号が入力している期間だ
けクロック入力端子Ｃに受けたクロック入力をアップカ
ウントし、一方入力端子りに＃１″の制御信号が入力し
ている期間だ叶クロック入力端子Ｃに受けたクロック入
力数をダウンカウントする。

さて、呼出音源Ｒｉ％ｇが起動されてから被呼者が応答
するまでの間は端末装置ＴｇＩＬの回路状態は第２図（
ロ））に示すように直流阻止コンデンサが直列接続され
ているから、呼出音源Ｒｉｎｇから直流電源に至る閉ル
ープには呼出音源が発生した正負対称の正弦波電流のみ
が流れることになる。従って演算増幅回路ＯＰＡの出力
０ＰＡ６．Ｌｔは第３図最上段の左半分に示すように正
負対称の正弦波となる。しかしながら、正の基準電圧’
ｒａｆ　１が負の基準電圧’ｒａｆ２の絶対値よシもい
くぶん大きな値に設定されているため、アップ・ダウン
・カウンタＣＴＨの入力端子Ｕに入力する制御信号ＣＴ
Ｒ（の　の幅は入力端子りに入力する制御信号ＣＴＲ（
Ｚ））の幅よシも狭くなる。このためアップ・ダウン・
カウンタＣＴＨのカウント値Ｃ０ＴＲは呼出音源の周期
の半分に等しい周期で増減を繰返しながらその時間平均
値は漸次減少する。

このような状態において被呼者が応答すると、端末装置
Ｔａ１ｌの回路状態は第２図（６）に示すものとな夛前
述の閉ループから直流阻止コンデンサが除去されると共
にこの閉ループのインピーダンスが（ρン低下する。従って第６図最上段の右脅寂示すよう１に、
演算増幅回路の出力電圧ＯＰＡ、、ｆは正電圧の側にシ
フトすると共にその交流振幅が増大する。一方晶準電圧
Ｆ、、ｆ　１及びＶｒ、１２はもとのままであるから、
被呼者応答後は制御信号ＣＴＲ（のの幅は制御信号ＣＴ
Ｒ（Ｚ））の幅よシも増大する。このような制御信号幅
の関係が成立するように基準電圧Ｖ□ｆ１及びＶ□ｆ２
の電圧差ならびに抵抗器ＲＡ及びＲ１の抵抗値を予め設
定しておく。被呼者応答後はアップ・ダウン・カウンタ
ＣＴＲのカウント値Ｃ０！８は増減を繰返しながらその
最大値は漸次増大し、遂には所定値外に到達する。これ
によってカウンタＣＴＲｔ）　ｓカウント出力端子らに
論理のｇ　Ｉ　ＩＩが出力される。この′１”出力はフ
リップ・フリップＦＦのセット入力端子Ｓに結合される
ので、フリップ・フロップＦＦの出力端子Ｑは１１′に
保持され、この出力端子Ｑに接続された当該応答検出回
路ＤＥＴの検出出力端子ＯＵＴには被呼者応答の検出を
知らせる１１″レベルが出力される。交換機の中央制御
装置は、検出出力端子の状態を周期的に走査することに
よシ被呼者応答の検出を知シ、呼出音源Ｒｉｎｇの動作
を停止させると共に以後の制御を進める。

被呼者応答前におけるアップ・ダウン・カウンタＣＴＲ
の最大カウント値は、呼出音源Ｒｉｎｇ及びクロックＣ
ＬＫの周期′をそれぞれＴＲ及びＴｏとすると高々（Ｔ
Ｒ／２）／Ｔｏである。この値よシも十分高くなるよう
に上記ｎカウント値を設定しておくことによシ誤検出の
確率を充分に小さくすることができる。

また基準電圧’ｒａｆ　１　ｔ　Ｖｒｍｆ２の間に上述
のような差を設けることによシ、これらを等しく設定し
た場合において、初期設定誤動作や使用中のドリフトに
よりアップ・ダウン・カウンタＣＴＨのカウント値が漸
増し、応答がないにも拘らず応答検出の誤出力を発生す
るおそれをさけることができる。

次に、第１図の応答検出回路において呼出音源Ｒ４ｎｇ
が断続的な呼出信号を発生する場合の動作例を第４図（
φ、（ｂ）の波形図によシ説明する。第４図（α）。

（６）は被呼者応答前の動作を例示したものであシ、説
明の便宜上アップ・ダウン・カウンタｃＴＲの階段状の
カーラント値Ｃ６７Ｒを直線で近似している。呼出音源
Ｒｉ％！が発生する呼出信号は、典型的には１抄込［リ
ンギング状態′）、２秒停止（サイレント状態）のよう
な断続正弦波信号が用いられ、演算増幅回路ＯＰＡの出
力電圧波形はそれぞれ第４図（ロ））、（６）の最上段
に例示するような波形となる。まず（−図の場合につい
て説明すれば、最初の交流呼出信号が中断した後のサイ
レント状態においては、交流呼出信号が中断した時点の
カウント値Ｃ０７Ｒが保持され、次のリンギング状態の
開始に伴う新たなカウント値Ｃ０ＴＲがこれに加算され
る。最初の交流信号と次の交流信号の位相は無作為な関
係にあるが、図示のようにたまたまこれらの位相が揃っ
た場合にはカウント値ＣＯ？、は上方にシフトする。従
って各交流信号の位相がたまたま何回か連続して揃った
場合には谷リンギング期間のカウント値が累積されてゆ
き、図示のように被呼者応答がないにも拘らずカウント
値Ｃ０ＴＲが所定値外に達して誤検出が発生するおそれ
がある。これとは逆に、各リンギング期間のカウント値
が負の大きな値に累積されてゆき、被呼者応答があった
ときこれが検出されるまで長時間を要するおそれがある
。

第４図（６）は上記累積効果のおそれをさけるための動
作の一例で、ｔｂ、断続的表交流呼出信号が発生するた
びに交換機の中央制御装置から当該応答検出回路ＤＥＴ
のＲ５ＴＣ端子（第１図に破線で示す。）にリセット信
号を供給してアップ・ダウン・カウンタＣＴＲ３をリセ
ットするものである。このようにすれば、第４図（−におけ
るよう表カウント値Ｃ０−ｒＲの累積効果に伴う誤動作
を完全に防止することができる。なお、中央制御装置か
らＲ５’ｌ”Ｃ端子へのリセット信号の供給はサイレン
ト期間内の任意の時点に行えばよいことは明らかである
。

断続的な呼出信号を用いる場合、第３図の波形図はリン
ギング状態における被呼者応答検出に対応してい右が、
被呼者応答に伴って流れる直流電流の値よシも小さな値
のＶｒ、ｆｌを選択することによシサイレント状態にお
いても直ちに被呼者応答を検出できる。

前述のように、第１図の応答検出回路においては基準電
圧’ｒａｆ　１　＊　Ｖｒｍｆ　２を等しく設定した場
合の誤検出を防止するため、正の基準電圧Ｖｒ、１１を
負の基準電圧’ｒｍｆ２の絶対値よシも大きな値に設定
している。このため、被呼者応答前においてはカウンタ
ＣＴＲのカウント値は呼出音源Ｒ４％！Ｉの周期の半分
に等しい周期で増減を繰返しながらその平均値は漸次減
少していく。従って、連続的な呼出信号を用いる場合や
、リンギング時間の長い断続呼出信号を用いる場合にお
いて被呼者が応答するまでに長時間を要したときには応
答直前のカウント値が大きな負の値となってしまい、被
呼者が応答してからこれが検出されるまでに長時間を要
するおそれがある。

上記欠点を解消する応答検出回路の一実施例の構成を第
５図（示す。同図中第１図と同一の参照符号を付した構
成要素は第１図に関し既に説明したものと同一の構成要
素であシ、これらについては重複説明を省略する。アッ
プ・ダウン・カウンタＣＴＨの出力端子Ｏ，はこのカウ
ンタのカウント値がゼロになったとき論理のホ１′を出
力する。この出力は禁止グー）　ＩＮＫの反転入力端子
に結合される。従って、カウンタＣＴＨのカウント値が
ゼロになると第２の比・較回路ＣＭＰ２からカウンタＣ
ＴＲのカウントダウン制御入力端子りに入力する信号が
禁止されてそれ以上のカウントダウンがおこなわれまく
なるから、カウント値が負になることはなくなる。この
応答検出回路によれば被呼者応答の検出が迅速に行える
という利点がある。なお、この例で（よりラント値の下
限をゼロに定めたが、一般には極端に大きな正又は負の
値を除いた適宜な値を選択することによっても同様の効
果が得られる。　　　　・第１図及び第５図の応答検出回路においては断続的な呼
出信号を用いる場合の累積効果をさけるため、交換機の
中央制御装置からＲ５ＴＣ端子にリセット信号を供給す
る必要がｓｂ、このため中央制御装置に若干の機能を付
加することが必要になる。このような中央制御装置への
機能付加を不要とした応答検出回路の一実施例のブロッ
ク図を第６図に示す。第６図中第１図及び第５図と同一
の参照符号を付した構成要素はこれらの図に関し既に説
明した構成要素と同一のものであり、またアップ・ダウ
ン・カウンタＣＴＲ１は第１図及び第５図中におけるア
ップ・ダウン・カウンタＣＴＲと同一の構成要素である
。中間レベル検出回路ＭＩＤ及びカウンタＣＴＲ２は断
続的な呼出信号のサイレント期間を検出し、オア回路Ｏ
Ｒ１及び禁止ゲートＩＮＨ１を介してアップ・ダウン・
カウンタＣＴＲ１にダウンカウント制御信号を供給する
ための回路である。以下第７図の波形図を参照しつつ第
６図の応答検出回路の動作を説明する。

中間レベル検出回路ＭＩＤは第１、第２の比較回路ＣＭ
Ｐ　１　、ＣＭＰ２の出力をそれぞれ入力端子ｌＴｌＩ
Ｄに受け、これらが共にゼロになったときのみその出力
端子ｏｒに論理のσ１”を出力する。この論理のｄｌ”
出力は禁止グー）　ＩＮＫ２を介してカウンタＣＴＲ２
のイネーブル端子Ｅに結合し、カウンタＣＴＲ２はクロ
ック入力端子ＣＬＫ２から入力端子Ｃに受けているクロ
ックのカウントを開始する。なおりウンタＣＴＲ２は、
呼出開始時においてアップ・ダウン・カウンタＣＴＲ１
及びフリップ・フロップＦＦと共にリセットされている
。リンギング状態においては、カウンタＣＴＲ２はイネ
ーブル端子Ｅに呼出信号のゼロクロス点ごとに幅のせま
い１１”パルスｔ−受けてクロックのカウントを開始す
るが、このカウント値が所定恒常に達する前にイネーブ
ル端子Ｅに入力する中間レベル検出回路ＭＩＤの出力が
１０”にもどるためインバータＩＮＦ及びオアグー）　
ＯＲ２を介してリセットされる。従ってカウンタＣＴＲ
２の出力端子Ｏ簿上の信号はリンギング状態においては
ｇ　ＣＬＩＩを保つ。呼出信号がリンギング状態からサ
イレント状態に移行すると、カウンタＣＴＲ２のイネー
ブル端子Ｅは長時間にわたって１１”が入力し、そのカ
ウント値が所定値等に達する。これによって出力端子Ｏ
Ｖａ上に〆１°が出力され、この＃１ｍ信号はオアゲー
トＯＲ１及び禁止ゲ−トＩＮＨ１を介してアップ・ダウ
ン・カウンタＣＴＲ１のダウンカウント制御入力端子り
に結合すると共に禁止グー）　ＩＮＨ２に結合してカウ
ンタＣＴＲ２の以後のアップカウントを禁止する。これ
によって出力端子０１上に＃１″が保持される。アップ
・ダウン・カウンタＣＴＲ１は入力端子りに１１”のＣ
ＴＲ２（□ＩＢ）信号を受けてダウンカウントを開始し
、カウント値Ｃ０ＴＲ１がゼロに達すると出力端子Ｏ，
ｌから禁止グー）　ＩＮＨｌに＃１”が出方され、負方
向へのダウンカウントが禁止される。このようにアップ
・ダウン・カウンタＣＴＲ１のカウント値ＣＯ？Ｒ１は
断続的な呼出信号のサイレント期間内にゼロに復帰する
ので、交換機の中央制御装置から断続周期に対応した周
期のリセット信号を受けることなく１述した累積効果の
弊害を除去することができる。なお第６図の応答検出回
路において禁止グー）　ＩＮＨ２を除去し、その代シに
カウンタＣＴＲ２の出力端子Ｏｎにその出方を保持する
フリップ・フロップを接続してもよい。この付加すべき
フリップ・フロップはカウンタＣＴＲ２の出力端子Ｏｎ
に接続されるセット入力端子、出力信号をオアゲートＯ
Ｒ１に結合させるＱ出力端子及びオアグー）　ＯＲ２の
出力を受けるリセット端子を備えている。

第６図の応答検出回路ＤＥＴは中間レベル検出回路ＭＩ
Ｄの出力が１０”になるとインバータＩＮＦ及びオアグ
ー）　ＯＲ２を介してカウンタＣＴＲ２が直ちにリセッ
トされる構成となっている。このため、カウントＣＴＲ
２０力ウント動作中に第１、第２の比較回路ＣＭＰ　１
　、ＣＭＰ２の一方又は双方の出力が雑音等の影響を受
けて瞬間的に１１″になった場合でも中間レベル検出回
路ＭＩＤの出力が瞬間的にゼロになシ、力☆ンタＣＴＲ
２のカウント値が直ちにリセットされてしまう。この結
果第２のカウンタのカウント値が所定のカウント値ｍ１
ｌｃ達するまでに長時間を要し、雑音量のいかんによっ
てはカウンタＣＴＲ２の動作が妨げられるおそれもある
。

このような欠点を除去した応答検出回路の一実施例を第
８図に示す。第８図に示す応答検出回路ＤＥＴは基本的
には第６図の応答検出回路のカウンタＣＴＲ２をアップ
・ダウン・カウンタＣＴＲ５で置換えたものであシ、第
６図と同一の参照符号を付した構成要素は第６図に関し
既に説明した構成要素と同一である。選択回路ＳＥＬは
、中間レベル検出回路ＭＩＤの出力端子ｏｒ上のレベル
が１１″及びＣＯ”になったときそれぞれクロック入力
端子ＣＬＫ１からの第１のクロック信号及びクロック入
力端子ＣＬＫ２からの第２のクロック信号をアップ・ダ
ウン・カウンタＣＴＲ５のクロック入力端子Ｃに選択的
に供給する。ここで第２のクロック信号は第１のクロッ
ク信号よシも５〜１０倍程度高速な値に設定する。従っ
てアップ・ダウン・カウンタＣＴＲ５は、中間レベル検
出回路ＭＩＤの出力端子ｏｒ上の信号が１１”のときは
第１の低速クロック信号をアップカウントし、同じく出
力端子ｏｒ上の信号が＃０”になると第２の高速クロッ
ク信号をダウンカウントする。このため、中間レベル検
出回路ＭＩＤの出力が長期にわたってｄｏ”になった場
合にはカラン−ＣＴＲ５のカウント値は若干の時間をお
いてゼロになシ直ちにリセットされた場合と同等の効果
を奏するが、中間レベル検出回路ＭＩＤの出力が雑音等
によシ短期間だけゼロになった場合にはカウント値が若
干減少するにとどまる。従って第６図の検出回路に比べ
て雑音の影響を受けにくいという利点がある。

なお第６図及び第８図の応答検出回路において、アップ
・ダウン・カウンタＣＴＲ１のクロック端子に供給する
クロックを高速クロックと低速クロックの２種類用意し
選択回路を用いて両者を切換えることによシ、カウント
ダウン動作時の下降時間を任意の値に設定することがで
き、さらには極めて高速のクロックを使用することによ
シアツブ・−ダウン・カウンタを実質的にリセットする
ことも可能である。各種の周波数をもったクロック信号
を電子交換機内の適宜な箇所から供給することが可能で
あシ、またクロスバ−交換機の場合等であれば応答検出
回路ＤＥＴに内蔵させることもできる。

第１図、第５図、第６図及び第８図に例示した応答検出
回路、　ＤＥＴにおいては演算増幅回路ＯＰＡ及び比較
回路ＣＭＰ　１　、ＣＭＰ２を用いて呼出信号電流の変
化を検出する構成としたが、種々の公知技術に基いて両
回路を一体に構成するとともできる。第９図（α）はそ
のような構成の一例としてカレントミラーを用いる場合
を図示したものであシ、図中の記号Ｎ及びＰはそれぞれ
同図φ）に説明されているようにｎｐｎ　）ランジスタ
及びｐｏｐ　）ランジスタのカレントミラーである。同
図（ロ））における出力Ｘ及びＹはそれぞれ第１図等に
例示した第１、第２の比較回路ＣＭＰ　１及びＣＨＦ２
の出力に相当し、この例においては基準電圧の代シに基
準電流Ｉ□ｆ１及びＩ□ｆ２を供給する構成となってい
る。

第１０図は第９図の比較回路をツェナーダイオードＺＤ
１及びＺ□で構成したものであシ、図中の記号は第９図
（６）に説明した回路である。

第１１図は第６図及び第８図中の中間レベル検出回路Ｍ
ＩＤの具体的な構成の一例を図示したブロック図であシ
、入力端子Ｉ。、ＩＤに受けた信号をそれぞれインバー
タを介してアンドゲートに入力させ、このアンドゲート
の出力を出力端子ｏｒに出力する構成となっている。

以上詳細に説明したように、本発明の応答検出回路は呼
出信号電流を流す電路内の電流波形が正負対称であるか
否かを判定するためのディジタル回路主体の電子回路で
構成されているから、大容量のコンデンサを伺ら必要と
せず、集積回路化に適した小形、安価な回路を実現でき
る利点がある。

【図面の簡単な説明】

第１図、第５図、第６図及び第８図はいずれも本発明の
一実施例の構成を示すブロック図、第２図は上記各図中
の端末装置Ｔａ１ｌ＝の構成を示すブロック図、第３図
、第、４図は第１図示の回路の動作を説明するための波
形図、第７図は第６図示の回路の動作を説明するための
波形図、第９図乃至第１１図は、第１図、第５図、第６
図及び第８図の回路の構成部分の一実施例のブロック図
である。１）ＥＴ・・・応答検出回路、ＯＰＡ・・・演算増幅回
路、ＣＭＰｌ、ＣＨＦ２・・・比較回路、ＣＴＲ−・・
アップ・ダウン・カウンタ、Ｒｉｎｙ・・・呼出音源、
Ｔｄｔ・・・端末装置。特許出願人　日本電信電話公社代理人　弁理士玉蟲久五部　（外３名）第９図（ｂ）第１０図第１１図

Claims

【特許請求の範囲】１、　交換装置内に設置される被呼者応答を検出するた
めの応答検出回路において、呼出信号電流を流す電路内
の電流値が正の所定値以上となる期間にわたって第１の
制御信号を発生すると共に前記電路内の電流値が前記正
の所定値よシも小さな絶対値を有する負の所定値以下と
なる期間にわたって第２の制御信号を発生する比較回路
並びに該比較回路の前記第１、第２の制御信号及び所定
周波数のクロック信号に結合され前記第１の制御信号を
受けている間は前記クロック信号のアップカウントを行
い、前記第２の制御信号を受けている間は前記クロック
信号のダウンカウントを行いかつ該カウント値が正の所
定値に達したときに被呼者応答があった旨の応答検出出
力を発生するアップ・ダウン・カウンタを備えたことを
特徴とする応答検出回路。２　交換装置内に設置される被呼者応答を検出するため
の応答検出回路において、断続的な呼出信号電流を流す
電路内の電流値が正の所定値以上となる期間にわたって
第１の制御信号を発生すると共に前記電路内の電流値が
前記正の所定値よシも小さな絶対値を有する負の所定値
以下となる期間にわたって第２の制御信号を発生する比
較回路並びに該比較回路の前記第１、第２の制御信号及
び所定周波数のクロック信、号に結合され前記第１の制
御信号を受けている間は前記クロック信号のアップカウ
ントを行い、前記第２の制御信号を受けている間は前記
クロック信号のダウンカウントを行い前記断続的な呼出
信号電流が断でおる期間内にリセット信号を受けてカウ
ント値のリセットを行いかつ前記カウント値が正の所定
値に達したときに被呼者応答があった旨の応答検出出力
を発生するアップ・ダウン・カウンタを備えたことを％
像とする応答検出回路。五　交換装置内に設置される被呼者応答を検出するため
の応答検出回路において、新姓的な呼出信号電流を流す
電路内の電流値が正の所定値以上となる期間にわたって
第１の制御信号を発生すると共に前記電路内の電流値が
前記正の所定値よシも小さな絶対値を有する負の所定値
以下とまる期間にわたって第２の制御信号を発生する比
較回路、該比較回路の前記第１、第２の制御信号及び所
定周波数の第１のクロック信号に結合され前記第１、第
２の制御信号が共にゼロである期間にわたって前記第１
のクロック信号をカウントし、かつ該カウント値が正の
所定値に達したときに第３の制御信号を出力するカウン
タ並びに前記第１、第２、第６の制御信号及び所定周波
数の第２のクロック信号に結合され前記第１の制御信号
を受けている間は前記第２のクロック信号のアップカウ
ントを行い、前記第２又は第６の制御信号を受けている
間は前記第２のクロック信号のダウンカウントを行いか
つ該カウント値が正の所定値に達したときに、被呼者応
答があった旨の検出出力を発生するアップ・ダウン・カ
ウンタを備えたことを特徴とする応答検出回路。４、　前記アップ・ダウン・カウンタはカウント値が所
定値であるときにダウンカウントを停止する機能を備え
たことを特徴とする特許請求の範囲第１項、第２項又は
第３項記載の応答検出回路。＆　交換装置内に設置される被呼者応答を検出するため
の応答検出回路において、断続的な呼出信号電流を流す
電路内の電流値が正の所定値以上となる期間にわたって
第１の制御信号を発生すると共に前記電路内の電流値が
前記正の所定値よシも小さな絶対値を有する負の所定値
以下となる期間にわたって第２の制御信号を発生する比
較回路、該比較回路の前記第１、第２の制御信号、第１
のクロック信号及び該第１のクロック信号よシも高速の
第２のクロック信号に結合され前記第１、第２の制御信
号が共にゼロである期興にわたって前記第１のクロック
信号をアップカウントし、前記第１、第２の制御信号が
共にゼロでない期間にわたって前記第２のクロック信号
をダウンカウントし、かつ該カウント値が正の所定値に
達したときに第３の制御信号を出力する第１のアップ・
ダウン・カウンタ並びに前記第１、第２、第５の制御信
号及び前記第１のクロック信号に結合され前記第１の制
御信号を受けている間は、前記第１のクロック信号のア
ップカウントを行い、前記第２又は第３の制御信号を受
けている間は、前記第１のクロック信号のダウンカウン
トを行い、かつ該カウント値が正Ｑ所定値に達したとき
に被呼者応答があった旨の検出出力を発生する第２のア
ップ・ダウン・カウンタを備えたことを特徴とする応答
検出回路。＆　前記第２のアップ・ダウン・カウンタはカウント値
が所定値であるときにダウンカウントを停止する機能を
備えたことを特徴とする特許請求の範囲第５項記載の応
答検出回路。