JPS5826536Y2 - 積層型半導体装置 - Google Patents
積層型半導体装置Info
- Publication number
- JPS5826536Y2 JPS5826536Y2 JP1977064248U JP6424877U JPS5826536Y2 JP S5826536 Y2 JPS5826536 Y2 JP S5826536Y2 JP 1977064248 U JP1977064248 U JP 1977064248U JP 6424877 U JP6424877 U JP 6424877U JP S5826536 Y2 JPS5826536 Y2 JP S5826536Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- external terminals
- semiconductor
- external
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は積層型半導体装置に間し、特に実装密度が高く
、かつ外部端子間の間隔を広くしてワイヤボンディング
を行ないやすくした積層型半導体装置を容易かつ高歩留
りに得ようとするものである。
、かつ外部端子間の間隔を広くしてワイヤボンディング
を行ないやすくした積層型半導体装置を容易かつ高歩留
りに得ようとするものである。
従来の積層型半導体装置は、複数個の半導体素子を相互
配線してこれを樹脂封止したものが提案されていた。
配線してこれを樹脂封止したものが提案されていた。
しかし、この従来の積層型半導体装置では、半導体素子
の集積度が向上するにつれて外部端子数も増加するため
、装置全体を大きくするか、または、外部端子間の間隔
を狭くしなければならなかった。
の集積度が向上するにつれて外部端子数も増加するため
、装置全体を大きくするか、または、外部端子間の間隔
を狭くしなければならなかった。
装置全体が大きいと、この装置を電子機器等に装填され
た時に実装密度が低下するという欠点があり、また、外
部端子間の間隔が狭いと、ワイヤボンディングが行ない
にくくなるとともに外部端子間の静電容量が大きくなり
、特に高周波ＩＣなどにおいては大きな問題となる。
た時に実装密度が低下するという欠点があり、また、外
部端子間の間隔が狭いと、ワイヤボンディングが行ない
にくくなるとともに外部端子間の静電容量が大きくなり
、特に高周波ＩＣなどにおいては大きな問題となる。
本考案は上記従来の集積型半導体装置の欠点を解消する
ものであり、以下に本考案の実施例について第１〜３図
とともに説明する。
ものであり、以下に本考案の実施例について第１〜３図
とともに説明する。
第１図イは本考案の一実施例を示す積層型半導体装置の
平面図であり、第１図口は同装置の断面図である。
平面図であり、第１図口は同装置の断面図である。
この第１図イ９口において、１，２は外部端子３，４が
接続された半導体素子であり、それぞれリードフレーム
５，６に設置されており、このリードフレーム５，６と
ともに外部成形樹脂部７，８によりそれぞれ樹脂封止さ
れ、検査、例えばＤＣ検査、ＡＣ検査（ゲイン、高周波
特性、下電流特性）、あるいはスクリーニング検査によ
り、それぞれが良品と判定された半導体装置９，１０を
構成している。
接続された半導体素子であり、それぞれリードフレーム
５，６に設置されており、このリードフレーム５，６と
ともに外部成形樹脂部７，８によりそれぞれ樹脂封止さ
れ、検査、例えばＤＣ検査、ＡＣ検査（ゲイン、高周波
特性、下電流特性）、あるいはスクリーニング検査によ
り、それぞれが良品と判定された半導体装置９，１０を
構成している。
なお外部成形樹脂部７，８は半導体素子１，２側は厚く
形成されており、リードフレーム５，６側は非常に薄く
、例えば０．５ｍｍ以下に形成されるか、または全く形
成されていなくても良い。
形成されており、リードフレーム５，６側は非常に薄く
、例えば０．５ｍｍ以下に形成されるか、または全く形
成されていなくても良い。
１１は樹脂含浸繊維材接着シ−トであり、この樹脂含浸
繊維材接着シート１１を介して、前記半導体装置９，１
０のリードフレーム５．６側の表面が対向して接着され
ている。
繊維材接着シート１１を介して、前記半導体装置９，１
０のリードフレーム５．６側の表面が対向して接着され
ている。
そして、半導体装置９の外部端子３と半導体装置１０の
外部端子４とは互いに接触することを防止するために位
置をずらして配置されている。
外部端子４とは互いに接触することを防止するために位
置をずらして配置されている。
上記構成から明らかなように、機械的強度の大きい樹脂
含浸繊維材接着シート１１を介して半導体装置９，１０
が対向して接着されているので、各半導体装置９，１０
のリードフレーム５，６側の外部成形樹脂部７，８は非
常に薄く形成されても良く、また、全く形成されていな
くても良い。
含浸繊維材接着シート１１を介して半導体装置９，１０
が対向して接着されているので、各半導体装置９，１０
のリードフレーム５，６側の外部成形樹脂部７，８は非
常に薄く形成されても良く、また、全く形成されていな
くても良い。
またこのことにより、一方の半導体装置９の外部端子３
と、他方の半導体装置１０の外部端子４とが近接し、時
には接触してしまうこともあるが、これらの外部端子３
．４を互にずらして配置しであるので、各外部端子３，
４間の間隔が広く、ワイヤボンディングが行ないやすく
なるとともに外部端子３，４間の静電容量が小さくなる
。
と、他方の半導体装置１０の外部端子４とが近接し、時
には接触してしまうこともあるが、これらの外部端子３
．４を互にずらして配置しであるので、各外部端子３，
４間の間隔が広く、ワイヤボンディングが行ないやすく
なるとともに外部端子３，４間の静電容量が小さくなる
。
また半導体装置９，１０は別々に樹脂封止を行なったあ
と検査を行ない良品と判定されたものであるため、二個
を組み合わせても組合わせたものが不良となることがな
い。
と検査を行ない良品と判定されたものであるため、二個
を組み合わせても組合わせたものが不良となることがな
い。
なお、外部端子間の静電容量が大きくても問題とならな
い場合には第２図に示すように、外部端子１５のうちの
外部成形樹脂部１６内に位置する部分の一部１７を大き
く、例えば広くしたり、また、この外部端子１５の一部
１７内に貫通孔１８を設け、この貫通孔１８内に外部成
形樹脂を充填したりすることにより、外部端子の引き抜
き強度を大きくすると良い。
い場合には第２図に示すように、外部端子１５のうちの
外部成形樹脂部１６内に位置する部分の一部１７を大き
く、例えば広くしたり、また、この外部端子１５の一部
１７内に貫通孔１８を設け、この貫通孔１８内に外部成
形樹脂を充填したりすることにより、外部端子の引き抜
き強度を大きくすると良い。
次に、本考案の他の実施例を示す積層型半導体装置の平
面図を第３図イに示し、同断面図を第３図口に示す。
面図を第３図イに示し、同断面図を第３図口に示す。
この第３図イ９口において、前記実施例を示す第１図と
同一構成物に対しては同一番号が附しである。
同一構成物に対しては同一番号が附しである。
そして、一方の外部成形樹脂部７により樹脂封止された
半導体素子１に接続された外部端子２１と、他方の外部
成形樹脂部８により樹脂封止された半導体素子２に接続
された外部端子２２とは互いに垂直に交差するように配
置されている。
半導体素子１に接続された外部端子２１と、他方の外部
成形樹脂部８により樹脂封止された半導体素子２に接続
された外部端子２２とは互いに垂直に交差するように配
置されている。
すなわち、一方の外部端子２１は一方向、またはその反
対方向に導出して配置されており、他方の外部端子２２
は前記外部端子２１と垂直に交差するように配置されて
いる。
対方向に導出して配置されており、他方の外部端子２２
は前記外部端子２１と垂直に交差するように配置されて
いる。
このことにより、一方の外部端子２１と他方の外部端子
２２とが近接することもなく、また、接触することもな
い。
２２とが近接することもなく、また、接触することもな
い。
なお、上記各実施例において、１個の積層型半導体装置
には、２個の半導体素子が埋設されている場合、すなわ
ち−個の半導体素子を設けた半導体装置を２個、樹脂含
浸繊維材接着シートを介して接着した場合について説明
したが、各半導体装置には複数の半導体素子が設けられ
ていても良い。
には、２個の半導体素子が埋設されている場合、すなわ
ち−個の半導体素子を設けた半導体装置を２個、樹脂含
浸繊維材接着シートを介して接着した場合について説明
したが、各半導体装置には複数の半導体素子が設けられ
ていても良い。
以上の説明から明らかなように本考案によれば、実装密
度が高く、かつ、外部端子間の間隔を広くしてワイヤボ
ンディングを行ないやすくした積層型半導体装置を得る
ことができるとともに、個々に検査が終了した良品の半
導体装置を組合わせて高密度な装置を歩留り良く得るこ
とができる。
度が高く、かつ、外部端子間の間隔を広くしてワイヤボ
ンディングを行ないやすくした積層型半導体装置を得る
ことができるとともに、個々に検査が終了した良品の半
導体装置を組合わせて高密度な装置を歩留り良く得るこ
とができる。
第１図イは本考案の一実施例を示す積層型半導体装置の
平面図、第１図口は同断面図、第２図は本考案の他の実
施例を示す積層型半導体装置の一部平面図、第３図イは
本考案のさらに他の実施例を示す積層型半導体装置の平
面図、第３図口は同断面図である。 １．２・・・・・・半導体素子、３，４，１５，２１．
２２・・・・・・外部端子、５，６・・・・・・リード
フレーム、７，８．１６・・・・・・外部成形樹脂部、
９，１０・・・・・・半導体装置、１１・・・・・・樹
脂含浸繊維材接着シート。
平面図、第１図口は同断面図、第２図は本考案の他の実
施例を示す積層型半導体装置の一部平面図、第３図イは
本考案のさらに他の実施例を示す積層型半導体装置の平
面図、第３図口は同断面図である。 １．２・・・・・・半導体素子、３，４，１５，２１．
２２・・・・・・外部端子、５，６・・・・・・リード
フレーム、７，８．１６・・・・・・外部成形樹脂部、
９，１０・・・・・・半導体装置、１１・・・・・・樹
脂含浸繊維材接着シート。
Claims (3)
- （１）外部端子と電気的に接続された半導体素子の全体
およびこの半導体素子を設置したリードフレームを外部
成形樹脂部により樹脂封止した別体の半導体装置を２個
備え、樹脂含浸繊維材接着シートを介して前記２個の半
導体装置を、前記リードフレームの前記半導体素子を載
置していない側の主面が互いに対向して接着してなるこ
とを特徴とする積層型半導体装置。 - （２）一方の半導体装置の隣り合う外部端子の間に他方
の半導体装置の外部端子が配置されていることを特徴と
する実用新案登録請求の範囲第１項に記載の積層型半導
体装置。 - （３）一方の半導体装置の外部端子が対向する二つの側
面から導出して配置されており、この外部端子に垂直に
交差して他方の半導体装置の外部端子が配置されている
ことを特徴とする実用新案登録請求の範囲第１項記載の
積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977064248U JPS5826536Y2 (ja) | 1977-05-18 | 1977-05-18 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977064248U JPS5826536Y2 (ja) | 1977-05-18 | 1977-05-18 | 積層型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53159273U JPS53159273U (ja) | 1978-12-13 |
| JPS5826536Y2 true JPS5826536Y2 (ja) | 1983-06-08 |
Family
ID=28968194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1977064248U Expired JPS5826536Y2 (ja) | 1977-05-18 | 1977-05-18 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826536Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036281Y2 (ja) * | 1971-07-26 | 1975-10-22 | ||
| JPS589585B2 (ja) * | 1974-10-04 | 1983-02-22 | 日本電気株式会社 | デンシブヒンヨウリ−ドフレ−ム |
-
1977
- 1977-05-18 JP JP1977064248U patent/JPS5826536Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53159273U (ja) | 1978-12-13 |
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