JPS5828860A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS5828860A JPS5828860A JP56126181A JP12618181A JPS5828860A JP S5828860 A JPS5828860 A JP S5828860A JP 56126181 A JP56126181 A JP 56126181A JP 12618181 A JP12618181 A JP 12618181A JP S5828860 A JPS5828860 A JP S5828860A
- Authority
- JP
- Japan
- Prior art keywords
- polyimide
- semiconductor device
- polyimide film
- chip
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
- H10W42/25—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons against alpha rays, e.g. for outer space applications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/015—Manufacture or treatment of bond wires
- H10W72/01515—Forming coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体装置に係わり、＠にα線による半導体装
置のソフトエラーを阻止するための構造を有す半導体装
置、及びその製造方法に関する。
置のソフトエラーを阻止するための構造を有す半導体装
置、及びその製造方法に関する。
半□４ 体製Ｊｉｆｆ、中テモ超Ｌ Ｓ Ｉ ノヨ’＞
ＶＣ１ｖＩ＋Ｙ［ｌ］／ＪＩＩ工を殉した半導体装１
ηは、メモリ用ＩＣ′？ｒ、例にとると年率２倍の、Ｊ
ＩＪ合で集積・Ｋ度が増大しており、微＋１．ｌＩＩ度
が進展している。一方、半導体装置を回正しているパッ
ケージあるいはモールド錦料中に、微量ではあるが、含
まれている放射性元素の自然崩壊で放出されるα線によ
り、半導体メモリＩ Ｃが誤動作を起す、いわゆるα線
によるソフトエラーの問題は、前記畝、↑、１１１加［
Ｌ化が進み、電源電圧がドがれげ下がる程、記憶用コン
デンサーや配勝答址に蓄積される′市ｔｉｅｒ ’ｆｔ
が少なくなるので、α線の影響を受は易くなり、大きな
問題とｋつで来ることはよく知られている。そこで１情
品度化全実現するためには何らかのソフトエラー率低減
ｚｊ策が心安となる。
ＶＣ１ｖＩ＋Ｙ［ｌ］／ＪＩＩ工を殉した半導体装１
ηは、メモリ用ＩＣ′？ｒ、例にとると年率２倍の、Ｊ
ＩＪ合で集積・Ｋ度が増大しており、微＋１．ｌＩＩ度
が進展している。一方、半導体装置を回正しているパッ
ケージあるいはモールド錦料中に、微量ではあるが、含
まれている放射性元素の自然崩壊で放出されるα線によ
り、半導体メモリＩ Ｃが誤動作を起す、いわゆるα線
によるソフトエラーの問題は、前記畝、↑、１１１加［
Ｌ化が進み、電源電圧がドがれげ下がる程、記憶用コン
デンサーや配勝答址に蓄積される′市ｔｉｅｒ ’ｆｔ
が少なくなるので、α線の影響を受は易くなり、大きな
問題とｋつで来ることはよく知られている。そこで１情
品度化全実現するためには何らかのソフトエラー率低減
ｚｊ策が心安となる。
従来この棟のソフトエラー率低減方末としては、例えば
α線を放出する放射性元素の含有・＋１の少ない材料を
用いるとか、あるいは半導体筒片表面を。
α線を放出する放射性元素の含有・＋１の少ない材料を
用いるとか、あるいは半導体筒片表面を。
例えばポリイミド系のＭ機高分子で覆うとか、その他デ
バイス面あるいは回路面での対’Ａｔが検討さハている
。
バイス面あるいは回路面での対’Ａｔが検討さハている
。
然し乍ら、ポリイミド系の有機高分子で覆う場合、ボン
ディング線を接続（−たポンディングパッド部迄このよ
うなポリイミド系の有機高分子で覆うと、その−ヒを熱
膨張係数の異なるモールド材で封止した場合、温度サイ
クル試験でボンディング線の接続部が機械的に離れてし
まうという欠点がある。そのためモールド封止を行う場
合はこの種のポリイミド樹脂やα線阻止材がボンディン
グ接続部を覆わないようにする必要がある。半尋体ナツ
プ上ｓ’ｌｌ’２的活ｔｇ：部のみ７０〜９０μｍの厚
さのボリミイドを塗布するのは従来かなり困難な技術で
あった。箔状にして粘付する方法もあるが粘付剤に適す
る耐熱性のある物質が見当らない。又印刷法にしても位
置合わせ、にじみ出しにまだ難点が残されている。
ディング線を接続（−たポンディングパッド部迄このよ
うなポリイミド系の有機高分子で覆うと、その−ヒを熱
膨張係数の異なるモールド材で封止した場合、温度サイ
クル試験でボンディング線の接続部が機械的に離れてし
まうという欠点がある。そのためモールド封止を行う場
合はこの種のポリイミド樹脂やα線阻止材がボンディン
グ接続部を覆わないようにする必要がある。半尋体ナツ
プ上ｓ’ｌｌ’２的活ｔｇ：部のみ７０〜９０μｍの厚
さのボリミイドを塗布するのは従来かなり困難な技術で
あった。箔状にして粘付する方法もあるが粘付剤に適す
る耐熱性のある物質が見当らない。又印刷法にしても位
置合わせ、にじみ出しにまだ難点が残されている。
本発明の目的は半導体チップ上の所定領域（でのみ所望
厚さのα線阻止材を有する半導体装置並びにその製造方
法を提供する・ものである。
厚さのα線阻止材を有する半導体装置並びにその製造方
法を提供する・ものである。
本発明は半導体装置のチップ上ＶＣ１摸（例えばα線阻
＋Ｉｚ ４Ａでもよい）を所定の領域、例えばボンディ
ングハツト部を除いた領域に付着させ、その上に所望厚
さのα線阻止材料を滴下、させた構造を特徴とする半導
体装置である。
＋Ｉｚ ４Ａでもよい）を所定の領域、例えばボンディ
ングハツト部を除いた領域に付着させ、その上に所望厚
さのα線阻止材料を滴下、させた構造を特徴とする半導
体装置である。
更に又、本発明は、半導体装置のチップ上に枠（例えば
α線防止材料でもよい）を構成し、その枠の上と枠の内
側にα線防止材料を滴下した構造を特徴とする半導体装
置である。
α線防止材料でもよい）を構成し、その枠の上と枠の内
側にα線防止材料を滴下した構造を特徴とする半導体装
置である。
本発明の原理はα線１（ｉ−、Ｌ 、＋Ｉニー材材料表
面張力を利用し、予め構成しておいた膜上にα線１！ｌ
Ｉ旧材ケそのｊ莫からはみ１１１さ々いよう簡下し・
ｆｉトるという兄見ｅこ基づく。
面張力を利用し、予め構成しておいた膜上にα線１！ｌ
Ｉ旧材ケそのｊ莫からはみ１１１さ々いよう簡下し・
ｆｉトるという兄見ｅこ基づく。
更に又、本発明の原理はα線ｌ；１１ ＋ｌ−材ネ・１
の前曲張力全利用すれば、予め構成してよ、・いた枠を
Ｑ」、み出さないようαＭｊｌＫｆｌ］１−４４料ｆ：
ｎ；？ｊ ｉ’ Ｔ ｐ ルトイウ発見にも基づく。
の前曲張力全利用すれば、予め構成してよ、・いた枠を
Ｑ」、み出さないようαＭｊｌＫｆｌ］１−４４料ｆ：
ｎ；？ｊ ｉ’ Ｔ ｐ ルトイウ発見にも基づく。
本発明により、チップ上の所定領域にのみ、例えばボン
ディング接続部にかかること熱く、活性領域にのみα線
１−１１止月料ｋ ：（ＯＩｔ ｍから２００ ／（Ｉ
ｌｌイ′を度厚く付ｍ構成できる。
ディング接続部にかかること熱く、活性領域にのみα線
１−１１止月料ｋ ：（ＯＩｔ ｍから２００ ／（Ｉ
ｌｌイ′を度厚く付ｍ構成できる。
次に本発明の実施例を図面を参照して説明する。
第１図は比較のため先ず従来の技術を示す断面図である
。即ち、従来例えばシリコン半導体装置の場合、ウェハ
加工工程を終了し、シリコン基板１０１上に絶縁１ｊ！
Ｊ １０２を介して配線金属、例えばアルミニウム配線
１０３が施され、その上を絶縁保護ＩＩ＠ １０４で保
護したチップをセラミックケース１０５に金シリコン共
晶材１０６で接着し、金属細線、例えば直径３０μｍの
金線１０７をボンディング接続して、その上に６組阻止
材料、例えばシリコーン樹脂１０８を滴下し、セラミッ
クケースの金槙キャップをシームウェルドして封止して
いた。
。即ち、従来例えばシリコン半導体装置の場合、ウェハ
加工工程を終了し、シリコン基板１０１上に絶縁１ｊ！
Ｊ １０２を介して配線金属、例えばアルミニウム配線
１０３が施され、その上を絶縁保護ＩＩ＠ １０４で保
護したチップをセラミックケース１０５に金シリコン共
晶材１０６で接着し、金属細線、例えば直径３０μｍの
金線１０７をボンディング接続して、その上に６組阻止
材料、例えばシリコーン樹脂１０８を滴下し、セラミッ
クケースの金槙キャップをシームウェルドして封止して
いた。
セラミックケース中に気密封止して用いる場合はこの形
でよいがモールド樹脂で封止する場合、シリコーン樹脂
１０８をこのように滴下してその上をモールド樹脂で１
旨めると、モールド材料とシリコーン樹脂との熱膨張係
数の差により、温度サイクル試験でボンディング接続部
１０９がはずれ、電気的に良好な導通状態を得ることが
できなくな５− るという事故が生ずる。
でよいがモールド樹脂で封止する場合、シリコーン樹脂
１０８をこのように滴下してその上をモールド樹脂で１
旨めると、モールド材料とシリコーン樹脂との熱膨張係
数の差により、温度サイクル試験でボンディング接続部
１０９がはずれ、電気的に良好な導通状態を得ることが
できなくな５− るという事故が生ずる。
第２図は本発明の実施例をボす断面図である。
先ずウェハ加工工程中に、将来チップとなる部分で、α
線を阻止しなければならない場所ＶＣ第２図（Ａ）の如
くポリイミド膜２０１ Ｆ、ｒ＝塗布する。これは回転
塗布法によりウェハ２０２の全面に塗布し、次いでホト
レジスト法でヒドラジン系のエツテング液を用いて不要
場所のポリイミドを除去したものである。回転塗布法で
は例えば３０００〜５０００ｃｐｓの粘度のポリイミド
を用いても３０〜５０μｒｎの膜厚が上限であり、これ
以上の膜厚Ｖこするとウェハ２０２が反ったり、ウェハ
２０２上に均一にポリイミドを塗布するのが困宍ＩＬで
ある。次いで第２図（１１のようにこのウェハ２０２全
ナツプ２０３に個片化し、然る後に通常のベースリボン
２０４上にマウントする。その後通常のボンディング工
程を終了した後このポリイミドｊ漠２０１土にｉ＋ｊ
厩ポリイミド２０５を滴下したのが第２図（Ｂ１である
。
線を阻止しなければならない場所ＶＣ第２図（Ａ）の如
くポリイミド膜２０１ Ｆ、ｒ＝塗布する。これは回転
塗布法によりウェハ２０２の全面に塗布し、次いでホト
レジスト法でヒドラジン系のエツテング液を用いて不要
場所のポリイミドを除去したものである。回転塗布法で
は例えば３０００〜５０００ｃｐｓの粘度のポリイミド
を用いても３０〜５０μｒｎの膜厚が上限であり、これ
以上の膜厚Ｖこするとウェハ２０２が反ったり、ウェハ
２０２上に均一にポリイミドを塗布するのが困宍ＩＬで
ある。次いで第２図（１１のようにこのウェハ２０２全
ナツプ２０３に個片化し、然る後に通常のベースリボン
２０４上にマウントする。その後通常のボンディング工
程を終了した後このポリイミドｊ漠２０１土にｉ＋ｊ
厩ポリイミド２０５を滴下したのが第２図（Ｂ１である
。
ポリイミド２０５はその表面張力で、予め設けたポリイ
ミド膜２０１からはみ出ないように注意す６− れば、第２図（１（）の如く９０〜１５０μｍの厚さの
ポリイミド膜が形成できα線阻止材刺として筒エネルギ
ーのα仙）迄充分阻止しイ０る。この状態で第２図（Ｃ
）のようにモールド’ＲＩ ＩＩＲ２０６で旧止すれ（
ば、ボンディング接続部２０７はモールド樹脂２０６の
みで覆われた形となるので温度サイクル試験後でも、ボ
ンディンザ接続がはずれることなく良好な導通状態を維
持できる。
ミド膜２０１からはみ出ないように注意す６− れば、第２図（１（）の如く９０〜１５０μｍの厚さの
ポリイミド膜が形成できα線阻止材刺として筒エネルギ
ーのα仙）迄充分阻止しイ０る。この状態で第２図（Ｃ
）のようにモールド’ＲＩ ＩＩＲ２０６で旧止すれ（
ば、ボンディング接続部２０７はモールド樹脂２０６の
みで覆われた形となるので温度サイクル試験後でも、ボ
ンディンザ接続がはずれることなく良好な導通状態を維
持できる。
このように全面に予めポリイミド膜を構成して卦いてそ
の」二にポリイミドを、１）石工するｌどけでなく、例
えば予め構ｈＺするポリイミド＋１！ｉ！で枠ヲ（１り
成しておいてその枠の中に滴下してもよい。第３図はウ
ェハ加工工程を終了し、ポリイミドを塗布しホトレジス
ト法でポリイミド膜の枠３０１を構成したシリコンチッ
プ３０２ （ｒ用意する。このポリイミド膜の枠：３０
１の厚さは３０〜５０μｍである。次にこのチップ全ベ
ースリボン３０３」−に金シリコン共晶材３０４で接着
し、金線３０５でボンディング接続を行う、その後ポリ
イミド膜の枠３０１内にポリイミド液を滴下し焼き固め
てポリイミド３０６とする。ｒｌｊｌ ’６＋：ポリイ
ミド液はポリイミド！」１すの枠３（１１をはみ出ない
よう、かつ出Ｘ〜るだけ厚く滴下するのが望−±しい。
の」二にポリイミドを、１）石工するｌどけでなく、例
えば予め構ｈＺするポリイミド＋１！ｉ！で枠ヲ（１り
成しておいてその枠の中に滴下してもよい。第３図はウ
ェハ加工工程を終了し、ポリイミドを塗布しホトレジス
ト法でポリイミド膜の枠３０１を構成したシリコンチッ
プ３０２ （ｒ用意する。このポリイミド膜の枠：３０
１の厚さは３０〜５０μｍである。次にこのチップ全ベ
ースリボン３０３」−に金シリコン共晶材３０４で接着
し、金線３０５でボンディング接続を行う、その後ポリ
イミド膜の枠３０１内にポリイミド液を滴下し焼き固め
てポリイミド３０６とする。ｒｌｊｌ ’６＋：ポリイ
ミド液はポリイミド！」１すの枠３（１１をはみ出ない
よう、かつ出Ｘ〜るだけ厚く滴下するのが望−±しい。
然る後にモールド（う１脂３０７で対重を行ったものが
第３図である。こｔｌによりやはり９０〜１５０μＩＩ
＋の厚さのポリイミド３０６が形成できるので昼エネル
ギーのα簡（も充分１ｕｌｌ １１−できる。
第３図である。こｔｌによりやはり９０〜１５０μＩＩ
＋の厚さのポリイミド３０６が形成できるので昼エネル
ギーのα簡（も充分１ｕｌｌ １１−できる。
しかも第１図のようにポリイミド：う（１６，３０］
がボンディング比に一約ＩＩ〜３０８を覆ってい存いの
でボンディング１を続強ＩＪｔ ”？： ４ｉ１うこと
もない。
がボンディング比に一約ＩＩ〜３０８を覆ってい存いの
でボンディング１を続強ＩＪｔ ”？： ４ｉ１うこと
もない。
以」二本発（叫にｊ、α繍１５１１市月利と（〜でポリ
イミド樹刀旨の実施例で説明したが、ポリイミド１ｉｌ
ｉ １ｉｆｔだけ−Ｃなくシリコーン（（Ｉ４脂でも又
他の４Ｊ’ 、＋・十でもよい。又、半導体としてシリ
コンを用いたψＩｌｋ述べたが、他の半導体材料で１１
程成したデバイスＴ゛もよい。
イミド樹刀旨の実施例で説明したが、ポリイミド１ｉｌ
ｉ １ｉｆｔだけ−Ｃなくシリコーン（（Ｉ４脂でも又
他の４Ｊ’ 、＋・十でもよい。又、半導体としてシリ
コンを用いたψＩｌｋ述べたが、他の半導体材料で１１
程成したデバイスＴ゛もよい。
第１図は比較のために７トす従来の構１′！１を、ｊ！
１．明する断面図であり、第２図（Ａ）〜（（コは本発
明の実施例の工程を説明するｉ〕ｉ面図、第：３図←」
本発明の？１５２の実施例をボす１唐面図である。 主な記号の説明 １０１・・・・・・シリコン基板、１０２・・・・・・
絶縁膜、１０３・・・・・・アルミニウム配線、１０４
・・・・・・絶縁保護膜、１０５・・・・・・セラミッ
クケース、 １０６．３０４・・・−・・金シリコン
共晶材、１０７，３０５・・・・・・金線、１０８−・
・・・・シリコーンｍ［５，１０９，２０７，３０８−
・・・・・ボンディング接続部、２０１・・・・・・ポ
リイミド膜、２０２・・・・・・ウェハ、２０３．３０
２・・・・・・テラ７’、２０４．３０３・・・・・・
ベースリボン、２０５・・・・・・ポリイミド、 ２
０６゜３０７・・・・・・モールド樹脂、３０１・−・
・・・ポリイミド膜の枠、３０６・・・・・・ポリイミ
ド。 ９− ３θ７ 、？、） 第３図 第２図 手続補正書（自発） ■、事件の表示 昭和５６年 特許願第１２６１
８１″Ｉｊ２、発明の名称 半導体装置及びその
製造方法３、補正をする者 事件との関係 出 １９（（人束工；Ｃ都
ｄ）区芝１ｉ臼１３３准１号（４２３） 日本電気
株式会社 代！（省 関本忠弘 ４、代理人 〒１０８ 型車°都港１’芝／ｉ、Ｉ’１１３７ｉ？
；８５；住／ｉ、”−ｆｉｌヒル１１４＜電気株式会ｆ
ｉ内 （６５９１）ブ１埋１１１：内原 晋 ｊ 補正の７１象 明細書の「発明の詳細な説明」の欄 ａ 補正の内容 （１） 明細宿第４ペー）第３行の「α線阻止材料を
滴下させた構造」を「α線阻止材料を液状にして滴下さ
せ硬化させた構造」に補正する。 （２） 明細粧第４ページ第６〜１行の「その枠の上
と枠の内側にα線阻止材料を滴下した構造」を［その枠
の内側にα線阻止材料を液状にして滴下し、該αｌＩｉ
！阻止羽料阻止砕料内側あるいは少なくとも枠の上の外
側の縁で止まるように滴下した構造」に補正する。 （８）明細ＩＦ第４ページ第９行の１α線阻止材料の表
面張力」を「α線阻止材料の溶液の表面張力」に補正す
る。 （４）明細書Ｊｉｌ＄４ページ第１３〜１４行の「α線
阻止材料の表面張力」を［α線阻止材料の溶液の表面張
力］に補正する。 （６）明細書第６ページ第１’ｌ〜１８行の「再度ポリ
イミド２０５」を「再度溶剤に溶かしたポリイミド２０
５」に補正する。 （６）明細書第６ページ第１９行の「ポリイミド２０５
」を「溶剤に溶かしたポリイミド２０５」Ｋ補正する。 （η Ｆ３Ａ細書第７ページ第３〜番行の「この状態で
第２図（０月を「この状態でポリイミドを硬化させ、第
２図（０）ＪＫ補正する。
１．明する断面図であり、第２図（Ａ）〜（（コは本発
明の実施例の工程を説明するｉ〕ｉ面図、第：３図←」
本発明の？１５２の実施例をボす１唐面図である。 主な記号の説明 １０１・・・・・・シリコン基板、１０２・・・・・・
絶縁膜、１０３・・・・・・アルミニウム配線、１０４
・・・・・・絶縁保護膜、１０５・・・・・・セラミッ
クケース、 １０６．３０４・・・−・・金シリコン
共晶材、１０７，３０５・・・・・・金線、１０８−・
・・・・シリコーンｍ［５，１０９，２０７，３０８−
・・・・・ボンディング接続部、２０１・・・・・・ポ
リイミド膜、２０２・・・・・・ウェハ、２０３．３０
２・・・・・・テラ７’、２０４．３０３・・・・・・
ベースリボン、２０５・・・・・・ポリイミド、 ２
０６゜３０７・・・・・・モールド樹脂、３０１・−・
・・・ポリイミド膜の枠、３０６・・・・・・ポリイミ
ド。 ９− ３θ７ 、？、） 第３図 第２図 手続補正書（自発） ■、事件の表示 昭和５６年 特許願第１２６１
８１″Ｉｊ２、発明の名称 半導体装置及びその
製造方法３、補正をする者 事件との関係 出 １９（（人束工；Ｃ都
ｄ）区芝１ｉ臼１３３准１号（４２３） 日本電気
株式会社 代！（省 関本忠弘 ４、代理人 〒１０８ 型車°都港１’芝／ｉ、Ｉ’１１３７ｉ？
；８５；住／ｉ、”−ｆｉｌヒル１１４＜電気株式会ｆ
ｉ内 （６５９１）ブ１埋１１１：内原 晋 ｊ 補正の７１象 明細書の「発明の詳細な説明」の欄 ａ 補正の内容 （１） 明細宿第４ペー）第３行の「α線阻止材料を
滴下させた構造」を「α線阻止材料を液状にして滴下さ
せ硬化させた構造」に補正する。 （２） 明細粧第４ページ第６〜１行の「その枠の上
と枠の内側にα線阻止材料を滴下した構造」を［その枠
の内側にα線阻止材料を液状にして滴下し、該αｌＩｉ
！阻止羽料阻止砕料内側あるいは少なくとも枠の上の外
側の縁で止まるように滴下した構造」に補正する。 （８）明細ＩＦ第４ページ第９行の１α線阻止材料の表
面張力」を「α線阻止材料の溶液の表面張力」に補正す
る。 （４）明細書Ｊｉｌ＄４ページ第１３〜１４行の「α線
阻止材料の表面張力」を［α線阻止材料の溶液の表面張
力］に補正する。 （６）明細書第６ページ第１’ｌ〜１８行の「再度ポリ
イミド２０５」を「再度溶剤に溶かしたポリイミド２０
５」に補正する。 （６）明細書第６ページ第１９行の「ポリイミド２０５
」を「溶剤に溶かしたポリイミド２０５」Ｋ補正する。 （η Ｆ３Ａ細書第７ページ第３〜番行の「この状態で
第２図（０月を「この状態でポリイミドを硬化させ、第
２図（０）ＪＫ補正する。
Claims (2)
- （１） 半導体チップ上に所定パターンの絶縁物の膜
または枠を有し、前記膜又は枠により規定された所望厚
さのα線阻止部材を備えることを特徴とする半導体装置
。 - （２）所定の素子の形成された半導体基板上に所定パタ
ーンの絶縁物の票または枠を形成する工程と、前記Ｉ膜
上または枠内にα線阻止材を滴下して表面張力により所
望の厚さに形成する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126181A JPS5828860A (ja) | 1981-08-12 | 1981-08-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126181A JPS5828860A (ja) | 1981-08-12 | 1981-08-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5828860A true JPS5828860A (ja) | 1983-02-19 |
Family
ID=14928685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126181A Pending JPS5828860A (ja) | 1981-08-12 | 1981-08-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828860A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229551A (ja) * | 1985-08-01 | 1987-02-07 | Mitsui Toatsu Chem Inc | カルボン酸アリルエステル類の精製方法 |
| US5171716A (en) * | 1986-12-19 | 1992-12-15 | North American Philips Corp. | Method of manufacturing semiconductor device with reduced packaging stress |
| US7177716B2 (en) | 2004-02-28 | 2007-02-13 | Applied Materials, Inc. | Methods and apparatus for material control system interface |
| US7218983B2 (en) | 2003-11-06 | 2007-05-15 | Applied Materials, Inc. | Method and apparatus for integrating large and small lot electronic device fabrication facilities |
| US7221993B2 (en) | 2003-01-27 | 2007-05-22 | Applied Materials, Inc. | Systems and methods for transferring small lot size substrate carriers between processing tools |
| US7274971B2 (en) | 2004-02-28 | 2007-09-25 | Applied Materials, Inc. | Methods and apparatus for electronic device manufacturing system monitoring and control |
| US7413069B2 (en) | 2004-02-28 | 2008-08-19 | Applied Materials, Inc. | Methods and apparatus for transferring a substrate carrier within an electronic device manufacturing facility |
| US7720557B2 (en) | 2003-11-06 | 2010-05-18 | Applied Materials, Inc. | Methods and apparatus for enhanced operation of substrate carrier handlers |
| US7778721B2 (en) | 2003-01-27 | 2010-08-17 | Applied Materials, Inc. | Small lot size lithography bays |
| US11443958B2 (en) | 2019-12-02 | 2022-09-13 | Stmicroelectronics S.R.L. | Semiconductor device and corresponding method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166943A (en) * | 1979-06-15 | 1980-12-26 | Fujitsu Ltd | Semiconductor device |
| JPS5636136A (en) * | 1979-08-31 | 1981-04-09 | Fujitsu Ltd | Semiconductor device |
| JPS5776868A (en) * | 1980-10-30 | 1982-05-14 | Fujitsu Ltd | Forming method for resin protected film |
-
1981
- 1981-08-12 JP JP56126181A patent/JPS5828860A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166943A (en) * | 1979-06-15 | 1980-12-26 | Fujitsu Ltd | Semiconductor device |
| JPS5636136A (en) * | 1979-08-31 | 1981-04-09 | Fujitsu Ltd | Semiconductor device |
| JPS5776868A (en) * | 1980-10-30 | 1982-05-14 | Fujitsu Ltd | Forming method for resin protected film |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229551A (ja) * | 1985-08-01 | 1987-02-07 | Mitsui Toatsu Chem Inc | カルボン酸アリルエステル類の精製方法 |
| US5171716A (en) * | 1986-12-19 | 1992-12-15 | North American Philips Corp. | Method of manufacturing semiconductor device with reduced packaging stress |
| US7711445B2 (en) | 2003-01-27 | 2010-05-04 | Applied Materials, Inc. | Systems and methods for transferring small lot size substrate carriers between processing tools |
| US7778721B2 (en) | 2003-01-27 | 2010-08-17 | Applied Materials, Inc. | Small lot size lithography bays |
| US7221993B2 (en) | 2003-01-27 | 2007-05-22 | Applied Materials, Inc. | Systems and methods for transferring small lot size substrate carriers between processing tools |
| US7218983B2 (en) | 2003-11-06 | 2007-05-15 | Applied Materials, Inc. | Method and apparatus for integrating large and small lot electronic device fabrication facilities |
| US7603195B2 (en) | 2003-11-06 | 2009-10-13 | Applied Materials, Inc. | Methods and apparatus for integrating large and small lot electronic device fabrication facilities |
| US7720557B2 (en) | 2003-11-06 | 2010-05-18 | Applied Materials, Inc. | Methods and apparatus for enhanced operation of substrate carrier handlers |
| US8204617B2 (en) | 2003-11-06 | 2012-06-19 | Applied Materials, Inc. | Methods and apparatus for enhanced operation of substrate carrier handlers |
| US7413069B2 (en) | 2004-02-28 | 2008-08-19 | Applied Materials, Inc. | Methods and apparatus for transferring a substrate carrier within an electronic device manufacturing facility |
| US7603196B2 (en) | 2004-02-28 | 2009-10-13 | Applied Materials, Inc. | Methods and apparatus for material control system interface |
| US7274971B2 (en) | 2004-02-28 | 2007-09-25 | Applied Materials, Inc. | Methods and apparatus for electronic device manufacturing system monitoring and control |
| US7177716B2 (en) | 2004-02-28 | 2007-02-13 | Applied Materials, Inc. | Methods and apparatus for material control system interface |
| US11443958B2 (en) | 2019-12-02 | 2022-09-13 | Stmicroelectronics S.R.L. | Semiconductor device and corresponding method |
| US12148628B2 (en) | 2019-12-02 | 2024-11-19 | Stmicroelectronics S.R.L. | Semiconductor device and corresponding method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6984545B2 (en) | Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask | |
| EP0034455B1 (en) | Semiconductor device having a protective layer, and method for producing it | |
| JPS5850417B2 (ja) | 半導体装置の製造方法 | |
| JP2001250909A (ja) | 電気部品搭載基板のための応力低減インターポーザ | |
| US4508758A (en) | Encapsulated electronic circuit | |
| JPS5987840A (ja) | 半導体装置 | |
| JP3481899B2 (ja) | 半導体装置の製造方法 | |
| EP0029858B1 (en) | Semiconductor device | |
| JPH11145173A (ja) | 半導体装置の製造方法 | |
| JP2797598B2 (ja) | 混成集積回路基板 | |
| JPS5848950A (ja) | 半導体装置およびその製造方法 | |
| JPS58132955A (ja) | 半導体装置及びその製造方法 | |
| JPS5891662A (ja) | 半導体装置の製造方法 | |
| JPS589345A (ja) | 半導体板に半導体デバイスを製作する方法 | |
| US20050023682A1 (en) | High reliability chip scale package | |
| JPS634713B2 (ja) | ||
| JPS6214100B2 (ja) | ||
| JP2833162B2 (ja) | 回路基板への実装方法 | |
| JPS59200442A (ja) | ハイブリツド集積回路 | |
| JPS6244851B2 (ja) | ||
| JPS5814746B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPS62108554A (ja) | 混成集積回路装置及びその製造方法 | |
| JPS63271939A (ja) | 半導体装置の製造方法 | |
| JPS592353A (ja) | 半導体装置の製造方法 | |
| JPS6126248A (ja) | 半導体装置 |