JPS5829007B2 - デジタル・アナログ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はカウンタを用いたデジタル・アナログ変換器に
関する。

用途に応じて種々のデジタル・アナログ変換器が用いら
れており、その大部分の用途はデジタル信号をアナログ
信号に変換することである。

それらの用途は例えば、デジタル伝送システムからのデ
ジタル・データから音声信号を再生することであり、ま
た記憶されたり処理されたデジタル情報からアナログ表
示波形を再生することである。

電子市場の特定品目としてのデジタル・アナログ変換器
を生産しているメーカーは一般用途の製品の生産を企て
るが、これら品目の購入者が考慮する２つの重要なパラ
メータは素子の性能を示す変換率及び分解能である。

ここで、変換率はアナログ値に変換し得るデジタル信号
の速度であり、分解能はデジタル入力に対する変換され
た値の精度である。

一般に変換率及び分解能が高くなればなる程テジタル・
アナログ変換器は高価になる。

コンピュータまたはマイクロプロセッサによって制御さ
れる電子機器におけるデジタル・アナログ変換器の特殊
な用途として、ポテンショメータまたは分圧器の代わり
に種々の素子の動作電圧またはしきい値電圧を設定する
ことがある。

例えば、入力比較器の基準電圧しきい値をデジタル・ア
ナログ変換器によるプログラム制■に基づいて自動的に
設定する。

高分解能のデジタル・アナログ変換器は電圧レベルを高
精度に設定するのに必要であると共に、電圧レベルを調
整する場合微少増加変化を行なうのに必要である。

高分解能特性を有する入手可能なデジタル・アナログ変
換器は一般に高価であり且つ複雑である。

特に、数個のデジタル・アナログ変換器が必要となる場
合、それらの使用にあたっては価格及び消費電力が問題
となる。

従って本発明の目的の１つは新規なデジタル・アナログ
変換器の提供にある。

本発明の他の目的は高分解能のデジタル・アナログ変換
器の提供にある。

本発明の更に他の目的は多チヤンネル変換器に容易に拡
張できるデジタル・アナログ変換器の提供にある。

本発明の他の目的は安価で低消費電力のデジタル・アナ
ログ変換器の提供にある。

本発明の要旨は以下の説明に特に指摘されており、また
、本発明のその他の利点及び目的と共に本発明の構成及
び動作方法は添付図を参照した以下の説明から理解でき
よう。

本発明によれば、高分解能デジタル・アナログ変換器は
第１カウンタ手段である基準カウンタ（以下Ｒカウンタ
という）及び第２カウンタ手段であるプリセット可能な
カウンタ（以下Ｐカウンタという）を有しており、この
Ｐカウンタをアナログ電圧に変換される数に対応する複
数のデジタル・ビットでロードする。

Ｒ及びＰカウンタは同じクロック信号で動作し、Ｐカウ
ンタにロードされたデジタル数に比例する量によってこ
のＰカウンタの出力をＲカウンタの出力に対しシフトす
る。

２つのカウンタの出力をパルス信号発生手段である排他
的論理和ゲート（以下単にＯＲゲートという）に印加し
て、パルス巾変調出力信号を発生する。

このパルス巾変調信号をアナログ信号発生手段である低
域フィルタでろ波してアナログ電圧を発生する。

１個以上のＰカウンタを単一のＲカウンタと共に動作さ
せて、特定なシステムが必要とする多くの電圧レベルを
設定する多チャンネル・デジタル・アナログ変換器を設
けている。

この構成によれば各チャンネルに独立したＲカウンタが
不要となるので、使用する部品の一層の削減ができる。

パルス巾変調出力信号を所定の上限及び下限の電圧制限
内にするため、この信号をろ波する前にスイッチング回
路を経由させてもよい。

よって続いて発生するアナログ電圧レベルの精度を高め
ることができる。

添付図において、第１図は本発明によるデジタル・アナ
ログ変換器の基本原理図を示す。

クロック発生器１０の出力端子を２進Ｒカウンタ１２及
び２進Ｐカウンタ１４のクロック入力端ＣＬＫに接続す
る。

これら２個のカウンタの出力端をＯＲゲート１６０入力
端に接続し、このＯＲゲート１６の出力端を低域フィル
タ１８に接続する。

この低域フィルタ１８は好ましくはコンデンサ２２で分
路した直列抵抗２０で構成される。

第２図の波形を参照して、第１図のデジタル・アナログ
変換器の動作を説明する。

アナログ電圧に変換すべき数を表わす並列デジタル・デ
ータをデジタル入力線３０に印加する。

説明のためこのデジタル入力線３０はデジタル・データ
の４ビツトの入力を示している。

変換精度を向上させるため、入力数を増加して任意の数
のデジタル・ビットに容易に適用できることが理解でき
よう。

時刻Ｔ。

において、波形Ａは論理「低」であり、リセット端子３
２を介してＲカウンタ１２のクリア入力端ＣＬＲ及びＰ
カウンタ１４のロード入力端ＬＯＡＤに印加する。

よって、Ｒカウンタ１２をＯにリセットし、線３０のデ
ジタル・データ入力をＰカウンタ１４にロードする。

時刻Ｔ、において、波形Ａの正方向変化を端子３２に印
加して、カウンタを解除すると共に斯るカウンタがクロ
ック・パルスを計数するように付勢する。

Ｒカウンタ１２が所定のカウント数までその計数を完了
した時刻Ｔ２ において、Ｒカウンタ１２の出力は波形
Ｂの正方向変化で示す如く「低」状態から「高」状態に
変化する。

同様に、時刻Ｔ４及びＴ６においてＲカウンタ１２は計
数が完了すると、その出力状態が変化する。

４ビツト・システムにとって、カウント数は１５である
ので、１６番目のクロック・パルス毎にカウンタをＯに
リセットすると共に、１５番目のクロック・パルスまで
再び計数を開始する。

よって、Ｔ２−Ｔ１、Ｔ４−Ｔ２及びＴ６−Ｔ４で表わ
される時間間隔は等しい。

Ｐカウンタ１４０カウント係数はＲカウンタ１２０カウ
ント係数に等しいが、時刻Ｔ１後Ｐカウンタ１４の最初
の計数はデジタル入力ワードでプリセットした数に応じ
て遅延している。

よって波形Ｃの時刻Ｔ３及びＴ５におけるＰカウンタ１
４の出力の変化はＲカウンタ１２の出力の変化に対しシ
フトしている。

この例におけるシフトの量は０及び１５０間の任意の数
である。

勿論、カウンタ１４を０にプリセット・すると、両カウ
ンタ１２及び１４の出力が同期して変化し、即ち波形Ｂ
及びＣが同相となる。

同様に、カウンタ１４を８にプリセットすると、カウン
タ１２及び１４の出力が再び同期して変化するが、位相
は１８０度ずれる。

波形Ｂ及びＣで表わすカウンタ出力をＯＲゲート１６に
印加すると、一方のカウンタ出力のみが論理「高」のと
き、ＯＲゲート１６の出力が論理「高」に変化する。

よって図示の例において、ＯＲゲート１６の出力波形り
は期間Ｔ３−Ｔ２、Ｔ５−Ｔ４等の間論理「高」である
。

上述より、波形りの出力パルス巾が変換されるデジタル
入力によって決定することが容易に理解できよう。

故にＯＲゲート１６からのパルス巾変調ＰＷＭ出力はＰ
カウンタ１４をリセットするデジタル入力の数値に応じ
て発生する。

更にプリセットする数値が夫々０または８のときＯＲゲ
ート１６からの出力が常時「低」または「高」になる。

ＯＲゲート１６からのパルス巾変調出力を低域フィルタ
１８でろ波して、上下限レベル間で入力デジタル・ワー
ドの数値に比例する電圧を発生する。

この実質的に直流である電圧レベルがアナログ出力端子
３６から得られる。

上述した４ビツトのシステムの例では、アナログ電圧は
８つの独立したレベルの内の任意の１つである。

分解能を向上させるためにシステムを拡張してもよい。

例えば８ビツト・システムにおいては、アナログ電比が
同じ電圧制限値内において１２８個の独立したレベルと
なる。

第３図は本発明の好適な実施例の詳細な回路図であり、
１個以上のＰカウンタが単一のＲカウンタと共に動作し
て多チャンネル・デジタル・アナログ変換器を構成して
いる。

Ｎ（任意の数）チャンネル設けてＮ個の電圧レベルを発
生してもよく、これら電圧レベルは例えば多久カモニタ
及び試験システムの入力比較器の基準電圧として利用で
きる。

コンピュータ制御により各チャンネルを独立してロード
及びプリセットしてもよい。

第３図の回路動作は第１図のブロック図に関して説明し
た動作と略同じであるが、第１図と類似の素子を類似の
参照符号で示して、回路動作を理解し易いようにしてい
る。

更にチャンネル１〜Ｎのすべての変換器は同じ構成であ
るので、以下全体的に説明する。

クロック発生器１０は適当なりロック信号を発生し、こ
のクロック信号をＡＮＤゲート５０の一方の入力端に印
加する。

ＡＮＤゲート５０の出力端をＲカウンタ１２及びＰカウ
ンタ１４のクロック入力端Ｃに接続する。

Ｒカウンタ１２を直列接続された３個の４ビツト・カウ
ンタ回路５２，５４及び５６から構成して、１２ビツト
・カウンタとする。

これらのカウンタ回路は好ましくは市販の７４ＬＳ９３
型集積回路が使用される。

同様にＰカウンタ１４の各々を直列接続された３個の４
ビツト・カウンタ回路６２，６４及び６６で構成して、
各チャンネルを１２ビツトＰカウンタとする。

これらＰカウンタ回路は好適には市販の ７４ＬＳ １９７型集積回路である。

Ｒカウンタ１２をクリアする制御信号を各カウンタ回路
５２，５４及び５６の 入力端に入ＬＲ 力端子７０を介して印加する。

この制御信号を更にＡＮＤゲート５０の他の入力端に印
加して、Ｒカウンタをクリア及びリセットする期間ＡＮ
Ｄゲート５０を閉じてクロック信号を禁止する。

制御信号は第２図の波形Ａと略同じであり、時刻Ｔ１で
クロック信号が付勢されカウンタが動作を開始する。

上述した如く、Ｐカウンタ１４の各々を独立してロード
及びプリセットしてもよい。

アナログ信号に変換する１２ビツトのデジタル入力を１
２本の人力線７２を介してＰカウンタ回路６２，６４及
び６６のデータ入力端ＤＡＴＡに印加する。

この人力線は従来の方法で配置されており、左端から右
端に数えて１番目の線は最下位ピッ）ＬＳＢであり、１
１番目の線は最上位ピッ）ＭＳＢである。

１２番目の線のビットは不確かであるので、この変換器
の全体の分解能は１１ビット即ち’／２０４８である。

ロード命令信号をＰカウンタ回路のプリセット入力端Ｐ
Ｒ８Ｔに端子７６を介して印加し、デジタル入力をデー
タ入力端ＤＡＴＡにロードする。

Ｒカウンタがクリア及びリセットされる期間に、Ｐカウ
ンタのロード及びプリセットを行なう。

よってクロック信号が付勢される時刻Ｔ、において、第
３図のＲカウンタ及びＰカウンタは１２ビツト・システ
ムであるのでカウント数が４０９６である点を除いて、
第１図に関して上述したのと同様に動作する。

各チャンネル毎にカウンタの出力をＯＲゲート１６に印
加するので、プリセット用デジタル入力の数ｆ直に応じ
てＯＲゲート１６の出力をパルス巾変調する。

相補型金属−酸化−半導体電界効果トランジスタ（ＣＭ
Ｏ８−ＦＥＴ）８０及び８２の如き直列接続された１対
の能動半導体素子から成るスイッチ回路を設けて、所定
のアナログ電圧範囲内で正確な出力電圧を発生させる。

よってＯＲゲート１６の出力を接地電位及び特定の正電
位十■Ｒ，ＥＦＯ間で切換える。

各チャンネルの＋ＶＲＥＦＯ値は同一でもよいし、異な
っていてもよい。

また＋ＶＲＥＦＯ値をプログラム可能として特定の所望
電圧としてもよい。

更に接地電位をプログラム可能な電圧レベル−ＶＲＥＦ
に置換して、任意の所望電圧範囲を設定してもよい。

パルス巾変調した出力を低域フィルタ１８でろ波する。

この低域フィルタ１８は抵抗器８４８６及びコンデンサ
９４−９６の受動素子と、電圧フォロワとして接続した
増巾器１００の能動素子を含んでいる。

フィルタ１８で発生した実質的な直流電圧レベルが出力
端子３６から得られる。

上述の説明より１個以上のＰカウンタを単一のＲカウン
タと共に動作させて１つ以上のデジタル入力をアナログ
電圧に変換する多チャンネル・デジタル・アナログ変換
器を構成できることが理解できよう。

更に、多チャンネル・デジタル・アナログ変換器をプロ
グラム可能にしてもよいので、コンピュータ制御もでき
る。

上述の如く本発明のデジタル・アナログ変換器は第１カ
ウンタ手段であるＲカウンタ、第２カウンタ手段である
Ｐカウンタ、パルス信号発生手段であるＯＲゲート及び
アナログ信号発生手段である低域フィルタ等で構成され
ているが、各チャンネルに夫々Ｒカウンタを設ける必要
がなく、チャンネル数に関係なくＲカウンタは１個でよ
いので構成が簡単になると共に安価であり、且つ消費電
力が小さくなる。

またチャンネル数の増加が容易にできると共に、カウン
タを直列接続するのみでデジタル入力信号のビット数を
増加できるので分解能を容易に向上できる等種々の顕著
な作用効果を有する。

又、本発明によれば、クロック発生器と、第１及び第２
カウンタ手段との間にゲート回路が設けられ、且つ制御
信号がこのゲート回路を閉じてクロック信号の通過を禁
止すると共に、第１カウンタをクリアする期間に第２カ
ウンタ手段をプリセットするようにしたから、第１又は
第２カウンタ手段の計数動作の１サイクルの途中であっ
ても、デジタル・アナログ変換器へのデジタル入力信号
を切換えることができる。

即ち、デジタル入力信号に対する応答が早い。

更に、本発明によれば、第２カウンク手段はデジタル入
力信号が変化するときのみプリセットされるので、１度
デジタル入力信号をプリセットすれば、対応するアナロ
グ出力信号がデジタル入力信号の変化時点まで維持され
るう即ち、デジタル入力信号をレジスタ等に蓄積してお
かなくても、対応するアナログ出力信号が維持される８
上述は本発明の好適な実施例について説明したが、当業
者には本発明の要旨を逸脱することなく種々の変形変更
が可能なことが明らかであろう。

【図面の簡単な説明】

第１図は本発明の基本原理を示すブロック図、第２図は
第１図の動作を説明するための波形図、第３図は本発明
の好適な実施例の回路図である。 １０はクロック発振器、１２は第１カウンタ手段、１４
は第２カウンタ手段、１６はパルス信号発生手段である
排他的論理和ゲート、１８はアナログ信号発生手段であ
る。

Claims (1)

【特許請求の範囲】
1. １ クロラダ信号を発生するクロック発生器と、上記ク
   ロック信号を選択的に通過させるゲート回路と、該ゲー
   ト回路を通過した上記クロック信号を所定数まで計数し
   た後に出力信号を発生する単一の第１カウンタ手段と、
   夫４複数のデジタル信号の各々によりプリセットされ上
   記ゲート回路を通過した上記クロック信号を上記所定数
   まで計数した後に出力信号を発生する複数の第２カウン
   タ手段と、夫々上記第１及び第２カウンタ手段の出力信
   号の位相差に応じてパルス巾が制御サレタ出カパルス信
   号を発生する複数のパルス信号発生手段と、夫々該パル
   ス信号発生手段からの出力パルス信号に応じてアナログ
   信号を発生する複数のアナログ信号発生手段とを具え、
   制御信号を上記第１カウンタ手段及び上記ゲート回路に
   供給して上記第１カウンタ手段をクリアすると共に上記
   ゲート回路を閉じて上記クロック信号の通過を禁止し、
   上記第１カウンタ手段がクリアされる期間に上記第２カ
   ウンタ手段をプリセットすることを特徴とするデジタル
   ・アナログ変換器。