JPS582946A - メモリ拡張代替方式 - Google Patents
メモリ拡張代替方式Info
- Publication number
- JPS582946A JPS582946A JP10066481A JP10066481A JPS582946A JP S582946 A JPS582946 A JP S582946A JP 10066481 A JP10066481 A JP 10066481A JP 10066481 A JP10066481 A JP 10066481A JP S582946 A JPS582946 A JP S582946A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- information
- alternative
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、例えば配憶回路の任意の記憶位習を代替する
ために用いられる。または、記憶回路内に格納されたプ
ログラムのパッチを行うために用いられるメモリ拡張代
替方式に関する。なお、本明細書で用いるプログラムと
は、制ｍ配憶装置に格納されたマイクロプログラム、及
び、主記憶装置に格納される機械語プログラムを示す。
ために用いられる。または、記憶回路内に格納されたプ
ログラムのパッチを行うために用いられるメモリ拡張代
替方式に関する。なお、本明細書で用いるプログラムと
は、制ｍ配憶装置に格納されたマイクロプログラム、及
び、主記憶装置に格納される機械語プログラムを示す。
電子機器または電子計篩機における制御装置として、マ
イクロプロセッサ（Ｍ １ｃｒｏ Ｐ ｒｏｃｅｓｓ
ｏｒＬＪｎｉｔ、以下ＭＰＬＩと記す）を用いることが
多くなっている。ＭＰＵにより実行されるシステムプロ
グラム（ｍｌ械謝プログラム）や機械語命令の実行に用
いられる制御用のマイクロプログラムは、読み出し専用
メモリ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ 、 ＣＩ
。
イクロプロセッサ（Ｍ １ｃｒｏ Ｐ ｒｏｃｅｓｓ
ｏｒＬＪｎｉｔ、以下ＭＰＬＩと記す）を用いることが
多くなっている。ＭＰＵにより実行されるシステムプロ
グラム（ｍｌ械謝プログラム）や機械語命令の実行に用
いられる制御用のマイクロプログラムは、読み出し専用
メモリ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ 、 ＣＩ
。
下ＲＯＭと記す）に配憶されることが多い。さて。
このようにプログラムをＲＯＭに格納してしまうと、−
日ＲＯＭに故障が発生すると、ＲＯＭがらプログラムが
読み出せなないためＭＰ（Ｊは正常に動作しない。この
処曽として、従来は、ＲＯＭ興常０場合ＲＯＭからの再
読み出しなどが行われていたが、ＲＯＭの永久故障に対
しては、ＲＯＭを交換する以外の手段はなかった。
日ＲＯＭに故障が発生すると、ＲＯＭがらプログラムが
読み出せなないためＭＰ（Ｊは正常に動作しない。この
処曽として、従来は、ＲＯＭ興常０場合ＲＯＭからの再
読み出しなどが行われていたが、ＲＯＭの永久故障に対
しては、ＲＯＭを交換する以外の手段はなかった。
また、ＲＯＭに格納されたプログラムに虫（ＢＵＯ）が
発見された場合にも、正常なプログラムが格納されたＲ
ＯＭとの交換が必要であった。
発見された場合にも、正常なプログラムが格納されたＲ
ＯＭとの交換が必要であった。
さて、ＲＯＭを交換する場合には、ＲＯＭが実装されて
いる機器の動作を停止させなければならない。例えば、
この機器がシステムに構築された周辺端末ｌｌ１ｗであ
る場合には、この装置の動作停止（電源断）はシステム
全体の停止を余儀無くしていた。また、現在ＲＯＭの容
量は増大の傾向にあり、ｌＲＯＭ素子に格納されるプロ
グラムの量も増大する傾向にある。この為、ＲＯＭ素子
の一部の故障、一部プログラムにおける虫の為に全プロ
グラム、素子全体を代えてしまうことは非常に無駄なこ
とである。更に、ＲＯＭ素子容暑０増大によって、素子
故障の確率が増し、プログラム量の増加によって虫が発
生する頻度も増加している。
いる機器の動作を停止させなければならない。例えば、
この機器がシステムに構築された周辺端末ｌｌ１ｗであ
る場合には、この装置の動作停止（電源断）はシステム
全体の停止を余儀無くしていた。また、現在ＲＯＭの容
量は増大の傾向にあり、ｌＲＯＭ素子に格納されるプロ
グラムの量も増大する傾向にある。この為、ＲＯＭ素子
の一部の故障、一部プログラムにおける虫の為に全プロ
グラム、素子全体を代えてしまうことは非常に無駄なこ
とである。更に、ＲＯＭ素子容暑０増大によって、素子
故障の確率が増し、プログラム量の増加によって虫が発
生する頻度も増加している。
従って、故障したＲＯＭを代えたり、虫に対するバッチ
を実施する度に、機器の電源遮断や停止を行うことはシ
ステム効率の悪化を招く。
を実施する度に、機器の電源遮断や停止を行うことはシ
ステム効率の悪化を招く。
本発明は、このような問題点を解決するために、故障し
たＲＯＭを代替したり、虫に対するバッチを実施するに
際して、機器の電源遮断や停止を伴なうことなく容易に
代替、バッチを行うことができるメモリ拡張代替方式を
提供することを目的とする。
たＲＯＭを代替したり、虫に対するバッチを実施するに
際して、機器の電源遮断や停止を伴なうことなく容易に
代替、バッチを行うことができるメモリ拡張代替方式を
提供することを目的とする。
以下、本発明の実施例により、本発明のメモリ拡張代替
方式を詳１１＆：説明する。
方式を詳１１＆：説明する。
第１図は、本発明のメモリ拡張代替方式をマイクロプロ
グラム制御装置に実施した一実施例のブロック図である
。なお、このブロック図には、マイクロプログラム制御
装置に当然必要となる回路（例えばタイミング制御回路
等）であっても、本発明に直接関係しない回路は図示さ
れていない。
グラム制御装置に実施した一実施例のブロック図である
。なお、このブロック図には、マイクロプログラム制御
装置に当然必要となる回路（例えばタイミング制御回路
等）であっても、本発明に直接関係しない回路は図示さ
れていない。
１は制御用のマイ−クロプログラムを記憶する第１の記
憶部であり、読み出し専用メモリ（ＲｅａｄＯｎｌｙ
Ｍｅｓｏｒｙ ）が用いられている。２はマイクロ命令
を読み出すための番地情報（マイクロアドレス）を出力
するアドレス制御回路としてのマイク０プログラムシー
ケンサ（Ｍ １ｃｒｏ ｐ ｒｏｇｒａｓＳ ｅｑｕ
ｅｎｓｅｒ、以下ＭＰＳと記す）である。３はＲＯＭ１
とは別のアドレス領域に割り付けられた第２の配憶部で
あり、 ＷＯ２（ＱＶｒｉｔａｂｌｅ Ｃｏｎｔｒｏｌ
−ら − Ｓｔ’ｒａｇｅ ）が用いられている。ＷＯ８３には、
ＲＯＭ１の任意番地に格納されたマイクロ命令に代わる
代替命令が格納される。４は番地差情報保持手段であり
、本実施例ではレジスタが用いられている。この番地差
情報保持レジスタ部４は後述する番地差情報が格納され
る。５は代替指示手段である。代替指示手段５はインデ
ックスメモリ５１と、インデックスナンバ判定回路５２
とを具備している。インデックスメモリ５１はＲＯＭ１
の任意記憶位置に格納されたマイクロ命令の代替を指示
する情報（以下代替指示情報と配す）が記憶されるＲ
Ａ Ｍ （Ｒａｎｄｏｓ Ａ ｃｃｅｓｓ Ｍ ｅｍｏ
ｒｙ ）である。このインデックスメモリ５１はＲＯＭ
１と同一のアドレス領域が割り付けられている。インデ
ックスナンバ判定回路５２は前記代替指示情報をデコー
ドして、番地差情報保持レジスタ指示信号（レジスタ指
示信号）、マイクロアドレス更新禁止信号（更新禁止信
＠）、命令禁止信号を出力するデコーダである。６はレ
ジスタ指示信号線である。７は更新禁止信号線である。
憶部であり、読み出し専用メモリ（ＲｅａｄＯｎｌｙ
Ｍｅｓｏｒｙ ）が用いられている。２はマイクロ命令
を読み出すための番地情報（マイクロアドレス）を出力
するアドレス制御回路としてのマイク０プログラムシー
ケンサ（Ｍ １ｃｒｏ ｐ ｒｏｇｒａｓＳ ｅｑｕ
ｅｎｓｅｒ、以下ＭＰＳと記す）である。３はＲＯＭ１
とは別のアドレス領域に割り付けられた第２の配憶部で
あり、 ＷＯ２（ＱＶｒｉｔａｂｌｅ Ｃｏｎｔｒｏｌ
−ら − Ｓｔ’ｒａｇｅ ）が用いられている。ＷＯ８３には、
ＲＯＭ１の任意番地に格納されたマイクロ命令に代わる
代替命令が格納される。４は番地差情報保持手段であり
、本実施例ではレジスタが用いられている。この番地差
情報保持レジスタ部４は後述する番地差情報が格納され
る。５は代替指示手段である。代替指示手段５はインデ
ックスメモリ５１と、インデックスナンバ判定回路５２
とを具備している。インデックスメモリ５１はＲＯＭ１
の任意記憶位置に格納されたマイクロ命令の代替を指示
する情報（以下代替指示情報と配す）が記憶されるＲ
Ａ Ｍ （Ｒａｎｄｏｓ Ａ ｃｃｅｓｓ Ｍ ｅｍｏ
ｒｙ ）である。このインデックスメモリ５１はＲＯＭ
１と同一のアドレス領域が割り付けられている。インデ
ックスナンバ判定回路５２は前記代替指示情報をデコー
ドして、番地差情報保持レジスタ指示信号（レジスタ指
示信号）、マイクロアドレス更新禁止信号（更新禁止信
＠）、命令禁止信号を出力するデコーダである。６はレ
ジスタ指示信号線である。７は更新禁止信号線である。
８は命令禁止信号線である。
９は加算回路である。加算回路９は前２番地差情報保持
レジスタ部４から番地差情報が出力された時、この番地
差情報とＭＰＳ２から出力されている番地情報と加飾し
て出力する。また、加算回路９は番地差情報が入力しな
い時には、ＭＰＳ２からの番地情報をそのまま出力する
。１０はマイクロアドレスレジスタ（以下ＭＡＲと記す
）である。
レジスタ部４から番地差情報が出力された時、この番地
差情報とＭＰＳ２から出力されている番地情報と加飾し
て出力する。また、加算回路９は番地差情報が入力しな
い時には、ＭＰＳ２からの番地情報をそのまま出力する
。１０はマイクロアドレスレジスタ（以下ＭＡＲと記す
）である。
ＭＡＲＩＯには加算回路９から出力された番地情報が格
納される。１１はマイクロアドレスバスである。
納される。１１はマイクロアドレスバスである。
このマイクロアドレスバス１１はインデックスメモリ５
１、ＲＯＭ１．ＷＣ８３に接続されている。１２はマイ
クロ命令レジスタである。１３は命令判定制御回路であ
る。この命令判定制御回路１３は前記インデックスナン
バ判定回路５２より命令禁止信号が転送された時、マイ
クロ命令レジスタ１２から供給されたマイクロ命令をＮ
ＯＰ （Ｎ ｏ Ｏｐｅｒａｔｉｏｎ）命令として無
効にする。
１、ＲＯＭ１．ＷＣ８３に接続されている。１２はマイ
クロ命令レジスタである。１３は命令判定制御回路であ
る。この命令判定制御回路１３は前記インデックスナン
バ判定回路５２より命令禁止信号が転送された時、マイ
クロ命令レジスタ１２から供給されたマイクロ命令をＮ
ＯＰ （Ｎ ｏ Ｏｐｅｒａｔｉｏｎ）命令として無
効にする。
以下、第２図、第３図を参照して、本発明のメモリ拡張
代替方式の動作を実施例で示したマイク０７０グラム制
御装置梁用いて説明する。第２図、第３図は、この実Ｉ
Ｉ１例の動作概念図である。
代替方式の動作を実施例で示したマイク０７０グラム制
御装置梁用いて説明する。第２図、第３図は、この実Ｉ
Ｉ１例の動作概念図である。
以下の説明では、ＲＯＭＩは０番地から９９ｉｌ地に割
り付けられ、ＷＣ８３は１００番地から１４９番地に割
り付けられているとする。インデックスメモリ５１もＲ
ＯＭ１と同じアドレス領域（０番地から９９番地）が割
り付けられているとする。更に、番地差情報保持レジス
タ部４は３つのレジスタ４１ａ、４１ｂ、４１ｃから構
成されるとする。
り付けられ、ＷＣ８３は１００番地から１４９番地に割
り付けられているとする。インデックスメモリ５１もＲ
ＯＭ１と同じアドレス領域（０番地から９９番地）が割
り付けられているとする。更に、番地差情報保持レジス
タ部４は３つのレジスタ４１ａ、４１ｂ、４１ｃから構
成されるとする。
今、ＲＯＭ１の５０番地に格納された命令＜ＡＤＤ命令
）が誤りであり、これを別な命令（ＳＩＪＢ命令）に代
求たいとする。この代えられる命令（ＳＵＢ命令）を代
替命令と呼ぶ。この代替の為に、以下の手順がとられる
。まず、インデックスメモリ５１の５０１！地にＲ・０
Ｍ１０５０番地に格納された命令（ＡＤＤ命令）の代替
を指示する情報が格納される。この情報を代替指示情報
である。代替指示情報は本実施例では以下の表１に示す
意味を持つ。
）が誤りであり、これを別な命令（ＳＩＪＢ命令）に代
求たいとする。この代えられる命令（ＳＵＢ命令）を代
替命令と呼ぶ。この代替の為に、以下の手順がとられる
。まず、インデックスメモリ５１の５０１！地にＲ・０
Ｍ１０５０番地に格納された命令（ＡＤＤ命令）の代替
を指示する情報が格納される。この情報を代替指示情報
である。代替指示情報は本実施例では以下の表１に示す
意味を持つ。
以下余白
表 １
本例では、インデックスメモリ５１の５０番地に“０１
′°の代替指示情報が格納される。次に、ＷＣ８３の１
２０番地に代替命令（Ｓ Ｕ−８命令）が格納される。
′°の代替指示情報が格納される。次に、ＷＣ８３の１
２０番地に代替命令（Ｓ Ｕ−８命令）が格納される。
また、番地差情報（１０）がインデックスメモリ５１の
５０番地の代替指示情報“０１″により指定されるレジ
スタ４１ａに格納される。番地差情報とは、代替命令が
格納されたＷＣ８ａ内の番地（これを代替番地と呼ぶ１
本例では１２０番地）と代えられる命令（本例ではＡＤ
Ｄ命令）が格納されたＲＯＭＩの番地（本例では５０番
地）との差情報を言う。以上の手続において、ＷＣ８３
、インデックスメモリ５１．レジスタ４１ａへの情報書
き込み手段は図？示されていないが、メインテナンスパ
ネルやＯ８（Ｏｆ）ｅｒａｔｉｏｎ ３ｙｓｔｅｓ
）なトニヨって書き込むことができる。
５０番地の代替指示情報“０１″により指定されるレジ
スタ４１ａに格納される。番地差情報とは、代替命令が
格納されたＷＣ８ａ内の番地（これを代替番地と呼ぶ１
本例では１２０番地）と代えられる命令（本例ではＡＤ
Ｄ命令）が格納されたＲＯＭＩの番地（本例では５０番
地）との差情報を言う。以上の手続において、ＷＣ８３
、インデックスメモリ５１．レジスタ４１ａへの情報書
き込み手段は図？示されていないが、メインテナンスパ
ネルやＯ８（Ｏｆ）ｅｒａｔｉｏｎ ３ｙｓｔｅｓ
）なトニヨって書き込むことができる。
さて、マイク０１０グラムの実行に際して、ＭＰＳ２か
らＲ−ＯＭＩに格納された命令を読み出すための番地情
報（５０番地）が出力されたとする。
らＲ−ＯＭＩに格納された命令を読み出すための番地情
報（５０番地）が出力されたとする。
この番地情報は加篩回路９を経てＭ Ａ Ｒ１０に格納
される。Ｍ Ａ Ｒ１０に格納された番地情報（５０番
地）はＲＯＭ１．ＷＣ８３，インデックスメモリ５１に
供給される。この結果、ＲＯＭ１の５０番地からＡＤＤ
命令が読み出され、マイクロ命令レジスタ１２に格納さ
れる。ただし、ＷＣ８３からは該当する番地が存在しな
いのいで読み出しは起らない。一方、インデックスメモ
リ５１の５０番地からは代替指示情報“０１″が読み出
され、インデックスナンバ判定回路５２に出力される。
される。Ｍ Ａ Ｒ１０に格納された番地情報（５０番
地）はＲＯＭ１．ＷＣ８３，インデックスメモリ５１に
供給される。この結果、ＲＯＭ１の５０番地からＡＤＤ
命令が読み出され、マイクロ命令レジスタ１２に格納さ
れる。ただし、ＷＣ８３からは該当する番地が存在しな
いのいで読み出しは起らない。一方、インデックスメモ
リ５１の５０番地からは代替指示情報“０１″が読み出
され、インデックスナンバ判定回路５２に出力される。
そして、インデックスナンバ判定回路５２において、代
替指示情報“０１′″がデコードされ、信号線６を介し
て番地差情報保持レジスタ部４にレジスタ４１ａの指定
信号が出力され、レジスタ４１ａから番地差情報（７０
）が読み出され加算回路９に出力される。また、同時に
更新禁止信号が信号線７を介してＭＰＳ２に出力され、
命令禁止信号が信号線８を介して命令判定制御回路１３
に出力される。この結果、ＭＰＳ２においては、次番地
（本例では５１番地）の読み出し番地の形成（アドレス
更新）が禁止され、５０番地の番地情報が保持される。
替指示情報“０１′″がデコードされ、信号線６を介し
て番地差情報保持レジスタ部４にレジスタ４１ａの指定
信号が出力され、レジスタ４１ａから番地差情報（７０
）が読み出され加算回路９に出力される。また、同時に
更新禁止信号が信号線７を介してＭＰＳ２に出力され、
命令禁止信号が信号線８を介して命令判定制御回路１３
に出力される。この結果、ＭＰＳ２においては、次番地
（本例では５１番地）の読み出し番地の形成（アドレス
更新）が禁止され、５０番地の番地情報が保持される。
命令判定制御回路１３においては、先にＲＯＭ１からマ
イクロ命令レジスタ１２を介して読み出されたマイクロ
命令（ＡＤＤ命令）がＮ ＯＰ （Ｎ ｏ Ｏｐｅｒａ
ｔｉｏｎ）命令トシテ無効にされる。次に、加算回路９
において、ＭＰＳ２からの番地情報（５０番地）と番地
差情報保持レジスタ部４のレジスタ４１ａからの番地差
情報（７０番地）の加算が行われる。この結果、として
得られた代替番地情報（１２０番地）がマイクロアドレ
スレジスタ１０に入力される。マイクロアドレスレジス
タ１０はこの代替番地情報（１２０番地）をセットし、
バス１１を介して、ＷＣ８３に供給する。
イクロ命令レジスタ１２を介して読み出されたマイクロ
命令（ＡＤＤ命令）がＮ ＯＰ （Ｎ ｏ Ｏｐｅｒａ
ｔｉｏｎ）命令トシテ無効にされる。次に、加算回路９
において、ＭＰＳ２からの番地情報（５０番地）と番地
差情報保持レジスタ部４のレジスタ４１ａからの番地差
情報（７０番地）の加算が行われる。この結果、として
得られた代替番地情報（１２０番地）がマイクロアドレ
スレジスタ１０に入力される。マイクロアドレスレジス
タ１０はこの代替番地情報（１２０番地）をセットし、
バス１１を介して、ＷＣ８３に供給する。
この結果、ＷＣ８３の１２０番地から代替命令（ＳＵ８
命令）が読み出され、マイクロ命令レジスタ１２に格納
される。そして、命令判定制御回路１３により、この代
替命令（Ｓｕｅ命令）が実行される。
命令）が読み出され、マイクロ命令レジスタ１２に格納
される。そして、命令判定制御回路１３により、この代
替命令（Ｓｕｅ命令）が実行される。
以上の動作によって、ＲＯＭ１の５０番地の命令（ＡＤ
Ｄ命令）が代替命令（ＳＵＢ命令）と代替される。
Ｄ命令）が代替命令（ＳＵＢ命令）と代替される。
上述の方法によれば、例えばＲＯＭ１の５０番地が故障
（例えばパリティエラーを発生したような場合）して、
５０番地に配憶された命令（本例ではＡＤＤ命令）が読
み出せなくなったとしても、番地差情報（７０１地）を
番地差情報保持レジスタ４１ａに登録し、且つ、ＳＵＢ
命令をＷＣ８３の１２０番地に格納しておけば、ＲＯＭ
１の故障は回避される。また上述した命令は、例えば数
値、データ等、の情報であってもさしつかえない。
（例えばパリティエラーを発生したような場合）して、
５０番地に配憶された命令（本例ではＡＤＤ命令）が読
み出せなくなったとしても、番地差情報（７０１地）を
番地差情報保持レジスタ４１ａに登録し、且つ、ＳＵＢ
命令をＷＣ８３の１２０番地に格納しておけば、ＲＯＭ
１の故障は回避される。また上述した命令は、例えば数
値、データ等、の情報であってもさしつかえない。
本実施例９マイクロプログラム制御装置は第３図に示す
ような使い方もできる。即ち、インデックスメモリ５１
の例えば５０番地から６９番地までに０１を書き込んで
おけば、この領域を中位（ブロック）としてＷＣ８ａ内
の代替プログラム（１０１番地から１２０番地に格納さ
れている）と代替することができる。この時、指定され
るレジスタ４１８には前記ブロックの先頭番地（５１番
地）と前記代替プログラムの先頭番地（１０１番地）と
の番地差情報（５１）を格納しておけばよい。
ような使い方もできる。即ち、インデックスメモリ５１
の例えば５０番地から６９番地までに０１を書き込んで
おけば、この領域を中位（ブロック）としてＷＣ８ａ内
の代替プログラム（１０１番地から１２０番地に格納さ
れている）と代替することができる。この時、指定され
るレジスタ４１８には前記ブロックの先頭番地（５１番
地）と前記代替プログラムの先頭番地（１０１番地）と
の番地差情報（５１）を格納しておけばよい。
次に、本発明の第２の実施例を説明する。第４図は第２
の実施例の１０ツク図である。第１図に示した第１の実
施例のブロック図と同じものは同一番号を付与し説明は
省略する。４０は番地情報保持メモリであり、ＲＡＭが
用いられている。５３は更新禁止信号、命令禁止信号の
他に分岐指示信号を出力するデコーダ回路である。７０
は更新禁止信号と、分岐指示信号が転送されるＭＰＳコ
ント〇−ル信号纏である。６０は代替指示情報バスであ
る。
の実施例の１０ツク図である。第１図に示した第１の実
施例のブロック図と同じものは同一番号を付与し説明は
省略する。４０は番地情報保持メモリであり、ＲＡＭが
用いられている。５３は更新禁止信号、命令禁止信号の
他に分岐指示信号を出力するデコーダ回路である。７０
は更新禁止信号と、分岐指示信号が転送されるＭＰＳコ
ント〇−ル信号纏である。６０は代替指示情報バスであ
る。
以下第５図を参照して第２の実施例の動作を説明する。
第５図は第２の実施例の動作概念図である。この第２の
実施例のマイクロプログラム制御装置の特徴とするとこ
ろは、ＷＣ８３に格納される代替指示情報が、 （ａ）ＲＯＭＩ内の１命令とＷＣ８３内の１命令（代替
命令）との代替を指示する情報、（ｂ）ＲＯＭＩ内の１
命令をＷＣ８３内の１命令（代替命令）と代替した後、
ＷＣ８３内の前記代替命令が格納された番地（代替番地
）以降に格納されたプログラムへの分岐を指示する情報
、 との２種類の情報を持つことにある。本実施例の代替指
示情報を表２に示す。４２ａ、４２ｂ 、 ４２Ｇ ４
よ番地情報保持メモリ４０の各記憶位置を示す。
実施例のマイクロプログラム制御装置の特徴とするとこ
ろは、ＷＣ８３に格納される代替指示情報が、 （ａ）ＲＯＭＩ内の１命令とＷＣ８３内の１命令（代替
命令）との代替を指示する情報、（ｂ）ＲＯＭＩ内の１
命令をＷＣ８３内の１命令（代替命令）と代替した後、
ＷＣ８３内の前記代替命令が格納された番地（代替番地
）以降に格納されたプログラムへの分岐を指示する情報
、 との２種類の情報を持つことにある。本実施例の代替指
示情報を表２に示す。４２ａ、４２ｂ 、 ４２Ｇ ４
よ番地情報保持メモリ４０の各記憶位置を示す。
さて、ＲＯＭ１０５０番地に格納された命令（へ〇〇命
令）をＷＣ８３の１０１番地から１４０番地までにに格
納された１０グラム（以下代替プログラムと言う）を実
行させる場合を想定する。
令）をＷＣ８３の１０１番地から１４０番地までにに格
納された１０グラム（以下代替プログラムと言う）を実
行させる場合を想定する。
この場合には、インデックスメモリ５１の５９番地に代
替指示情報“１１”を、また番地差情報保持メモリ４０
の記憶位置４２ｃに番地差情報（５１）を格納しておけ
ばよい。
替指示情報“１１”を、また番地差情報保持メモリ４０
の記憶位置４２ｃに番地差情報（５１）を格納しておけ
ばよい。
マイクロプログラムの実行に際して、ＭＰＳ ２から５
０番地の番地情報が出力されたとする。以後、第１の実
施例において詳述した手順でＲＯＭＩのＳＯ４地に格納
された命令＜ＡＤＤ命令）とＷＣＳ３の１０１番地に記
憶された代替命令（Ｓｕｅ命令）との代書が行われる。
０番地の番地情報が出力されたとする。以後、第１の実
施例において詳述した手順でＲＯＭＩのＳＯ４地に格納
された命令＜ＡＤＤ命令）とＷＣＳ３の１０１番地に記
憶された代替命令（Ｓｕｅ命令）との代書が行われる。
しかし、第２の＊施例では、前記の処理手順に以下の動
作が実行される。インデックスメモリ５１の５０番地か
ら代替指示情報“１１″が読み出され、この代替指示情
報″１１”はバス６０を介してデコーダ５３、番地差情
報保持メモリ４０に供給される。この結果、番地差情報
保持メモリ４０の１１”番地の記憶位置４２ｃに格納さ
れている番地差情報（５１）が読み出され、加算回路９
に出力される。一方、デコーダ５３は代替指示情報″１
１″をデコードして、更新禁止信号、命令禁止信号、及
び、分岐指示信号を出力する。更新禁止信号、命令禁止
信号による動作は第１の実施例において説明したので省
略する。前記分岐指示信号がＭＰＳ２に供給されると、
ＭＰＳ２は番地情報（５０番地）と番地差情報（５１）
との和、即ら。
作が実行される。インデックスメモリ５１の５０番地か
ら代替指示情報“１１″が読み出され、この代替指示情
報″１１”はバス６０を介してデコーダ５３、番地差情
報保持メモリ４０に供給される。この結果、番地差情報
保持メモリ４０の１１”番地の記憶位置４２ｃに格納さ
れている番地差情報（５１）が読み出され、加算回路９
に出力される。一方、デコーダ５３は代替指示情報″１
１″をデコードして、更新禁止信号、命令禁止信号、及
び、分岐指示信号を出力する。更新禁止信号、命令禁止
信号による動作は第１の実施例において説明したので省
略する。前記分岐指示信号がＭＰＳ２に供給されると、
ＭＰＳ２は番地情報（５０番地）と番地差情報（５１）
との和、即ら。
加算回路９から分岐アドレスバス１４を介して供給され
る代替番地情報（１０１番地）を内部プログラムカウン
タ（またはレジスタ）に取り込む。この結果、前述した
手順に従って、ＷＣＳ３から読み出された代替命令（Ｓ
ＵＢ命令）が実行された後、ＭＰＳ２の内部カウンタ（
またはレジスタ）の値が更新されて、次番地（１０２番
地）以降の番地からマイクロ命令が順次読み出されてい
く。以上の動作によって、前述した分岐が実行されたこ
とになる。
る代替番地情報（１０１番地）を内部プログラムカウン
タ（またはレジスタ）に取り込む。この結果、前述した
手順に従って、ＷＣＳ３から読み出された代替命令（Ｓ
ＵＢ命令）が実行された後、ＭＰＳ２の内部カウンタ（
またはレジスタ）の値が更新されて、次番地（１０２番
地）以降の番地からマイクロ命令が順次読み出されてい
く。以上の動作によって、前述した分岐が実行されたこ
とになる。
尚、前記分岐アドレスバス１４がマイクロアドレスレジ
スタ１０からＭＰＳ２に入力してもよい。この場合の実
施例が第６図に示されている。また、マイクロアドレス
レジスタ１０は加梼回路９の前段にあってもよい。この
場合の実施例が第７図に示されている。
スタ１０からＭＰＳ２に入力してもよい。この場合の実
施例が第６図に示されている。また、マイクロアドレス
レジスタ１０は加梼回路９の前段にあってもよい。この
場合の実施例が第７図に示されている。
以上説明した実施例において、ＷＣＳはＲＯＭ、ＲＡＭ
のいずれであってもよい。また、インデックスメモリ５
１、番地差情報保持レジスタ部４、またはメモリ４０は
ＲＡＭ、レジスタの他にスイッチ設定方式に１き変える
こともでき。更に、ＷＣＳ３、代替指示部５１番番地差
情報保持メモリ部４、メモリ４０は外部筐体に設け、必
要な時にのみマイクロプログラム制御＠１と接続できる
ようにしてもよい。
のいずれであってもよい。また、インデックスメモリ５
１、番地差情報保持レジスタ部４、またはメモリ４０は
ＲＡＭ、レジスタの他にスイッチ設定方式に１き変える
こともでき。更に、ＷＣＳ３、代替指示部５１番番地差
情報保持メモリ部４、メモリ４０は外部筐体に設け、必
要な時にのみマイクロプログラム制御＠１と接続できる
ようにしてもよい。
以上、本発明のメモリ拡張代替方式によれば、（１）第
１の記憶部の素子故障をしたアドレスに対して、第２の
記憶部内に代替割り付けが行える。
１の記憶部の素子故障をしたアドレスに対して、第２の
記憶部内に代替割り付けが行える。
（２）プログラムに変更が生じた場合、ハードウェアを
変えることなく修正が可能であり、例えばプログラムの
開発時に便利である。
変えることなく修正が可能であり、例えばプログラムの
開発時に便利である。
（３）変更時に装置の電源断を伴なわず変更できる。
（４）トラブル発生時に、プログラムの動作をトレース
するプログラムを簡単に挿入できる。
するプログラムを簡単に挿入できる。
（５）第１の配憶部内のプログラムを一切変更し１７−
ないで復元が可能である。
などの効果を有する。
尚、実施例において、マイタロブログラム制御装置を例
にとって説明してが、主記憶＠置などの他の記憶装置に
も利用可能である。
にとって説明してが、主記憶＠置などの他の記憶装置に
も利用可能である。
第１図は本発明の第１の実施例のブロック図、第２図は
第１の実施例の動作概念図、第３図は本発明の第２の実
施例の１０ツク図、第４図は第２の実施例の動作概念図
である、第５図は本発明の第３の実施例の一部ブロック
図、第６図、第７図は本発明の第４、第５の実施例の一
部プ０ツク図である。 １・・・第１配憶部（ＲＯＭ） ２・・・マイク０プログラムシーケンサ３・・・第２の
記憶部（ＷＣＳ） ４・・・番地差情報保持レジスタ部 ４０・・・番地差情報保持メモリ部 ５・・・代替指示部 ５１・・・インデックスメモリ １８− ５２・・・インデックスメモリ判定（ロ）路５３・・・
デコーダ回路 ８・・・命令禁止信＠線 ９・・・加算回路 ７・・・命令判定制御回路 １４・・・分岐アドレスバス （７３１７）代理人弁理士 側近憲佑（ほか１名）１９
− 第 １ 図
第１の実施例の動作概念図、第３図は本発明の第２の実
施例の１０ツク図、第４図は第２の実施例の動作概念図
である、第５図は本発明の第３の実施例の一部ブロック
図、第６図、第７図は本発明の第４、第５の実施例の一
部プ０ツク図である。 １・・・第１配憶部（ＲＯＭ） ２・・・マイク０プログラムシーケンサ３・・・第２の
記憶部（ＷＣＳ） ４・・・番地差情報保持レジスタ部 ４０・・・番地差情報保持メモリ部 ５・・・代替指示部 ５１・・・インデックスメモリ １８− ５２・・・インデックスメモリ判定（ロ）路５３・・・
デコーダ回路 ８・・・命令禁止信＠線 ９・・・加算回路 ７・・・命令判定制御回路 １４・・・分岐アドレスバス （７３１７）代理人弁理士 側近憲佑（ほか１名）１９
− 第 １ 図
Claims (2)
- （１）プロゲララムが配憶される第１の記憶部と。 番地情報を出力するアドレス制御回路と、前記第１の記
憶部とは別のアドレス領域が割り付けられ前記第１の記
憶部に記憶される命令に代わる代替命令が記憶される第
２の記憶部と、前記命令と対応する代替命令の番地差情
報が保持される番地差情報登録手段と、前記第１の記憶
部の一部又は全部の番地と対応する番地に命令の代替を
指示する代替指示情報が記−される代替指示情報配憶部
と、前記代替指示情報記憶部から出力された前記代替指
示情報に従プエ前記番地差情報登録手段から対応する番
地差情報を読み出す手段と、この手段により読み出され
た番地差情報と前記アドレス制御回路からの番地情報と
を加算する加算回路と、この加算回路から出力される番
地情報により前記第２の記憶部から代替命令を読み出す
手段と、前記代替指示情報が出りされた時、先に前記第
１の記憶部より読み出された命令を無効にする手段とを
具備したことを特徴とするメモリ拡張代替方式。 - （２）前記代替指示情報には前記第１の記憶部内の１命
令と前記第２の記憶部内の１命令との代替を指示する情
報と、前記第１の記憶部内の１命令を前記第２の記憶部
内の１命令と代替した後、前記第２の記憶部内の代替番
地以降に格納されたプログラムへの分岐を指示する情報
とを持ら、前記分岐指示情報がセットされた前記代替指
示情報が出力された時、前記第２の記憶部の連続する複
数の番地から複数の命令を読み出す番地情報を前記アド
レス制御回路から順次出力することを特徴とする特許請
求の範囲第１項記載のメモリ拡張代替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066481A JPS582946A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066481A JPS582946A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS582946A true JPS582946A (ja) | 1983-01-08 |
Family
ID=14280053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066481A Pending JPS582946A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582946A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017656A1 (en) * | 1995-11-07 | 1997-05-15 | Advanced Micro Devices, Inc. | Microcode patching apparatus and method |
| WO1998035301A3 (en) * | 1997-02-07 | 1999-04-01 | Cirrus Logic Inc | Circuits, system, and methods for processing multiple data streams |
-
1981
- 1981-06-30 JP JP10066481A patent/JPS582946A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017656A1 (en) * | 1995-11-07 | 1997-05-15 | Advanced Micro Devices, Inc. | Microcode patching apparatus and method |
| US5796974A (en) * | 1995-11-07 | 1998-08-18 | Advanced Micro Devices, Inc. | Microcode patching apparatus and method |
| WO1998035301A3 (en) * | 1997-02-07 | 1999-04-01 | Cirrus Logic Inc | Circuits, system, and methods for processing multiple data streams |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6068441A (ja) | ワンチツプ・マイクロ・コンピユ−タ | |
| JP3563768B2 (ja) | Ｒｏｍプログラム変更装置 | |
| JPS582946A (ja) | メモリ拡張代替方式 | |
| JPS5816350A (ja) | メモリ拡張代替方式 | |
| JPH0237600A (ja) | 読取り専用記憶装置の試験方法とその方法を実行するデバイス | |
| US4797816A (en) | Virtual memory supported processor having restoration circuit for register recovering | |
| JPS5816349A (ja) | メモリ拡張代替方式 | |
| JPS582943A (ja) | メモリ拡張代替方式 | |
| US7013362B1 (en) | Systems and methods for addressing memory | |
| JPH0821009B2 (ja) | チャネル制御装置のイニシャライズ方法及びそのイニシャライズのためのシステム | |
| JPH06187140A (ja) | 処理装置 | |
| JPS6049952B2 (ja) | メモリ制御装置のビジ−制御方式 | |
| JP3001464B2 (ja) | マイクロプロセッサ装置 | |
| JPS582945A (ja) | メモリ拡張代替方式 | |
| JP2935312B2 (ja) | ソフトウェア実装方式 | |
| JP2853593B2 (ja) | ダウンロード装置 | |
| JPS582944A (ja) | メモリ拡張代替方式 | |
| JPH04257030A (ja) | 読み出し専用メモリパッチ方式 | |
| JPH01114940A (ja) | 信号処理装置 | |
| JPS6158042A (ja) | マイクロプログラム制御方式 | |
| JPH01302452A (ja) | マイクロプログラム制御装置 | |
| JPS582942A (ja) | メモリ拡張代替方式 | |
| JPS63156231A (ja) | リ−ドオンリ−メモリ内命令の変更方法 | |
| JPS60112148A (ja) | メモリ装置 | |
| JP2000090041A (ja) | 入出力処理装置 |