JPS582943A - メモリ拡張代替方式 - Google Patents
メモリ拡張代替方式Info
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- JPS582943A JPS582943A JP10066181A JP10066181A JPS582943A JP S582943 A JPS582943 A JP S582943A JP 10066181 A JP10066181 A JP 10066181A JP 10066181 A JP10066181 A JP 10066181A JP S582943 A JPS582943 A JP S582943A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、例えば配憶回路の任意の配憶位置を代替する
ために用いられ、または、記憶口路内に格納されたプロ
グラムのパッチを行う為に用いられるメモリ拡張代替方
式に関する。尚、本明細書でプログラムとは、制御記憶
装置に格納されたマイクロプログラムおよび、主記憶装
置に格納された機械言語プログラムを示す。
ために用いられ、または、記憶口路内に格納されたプロ
グラムのパッチを行う為に用いられるメモリ拡張代替方
式に関する。尚、本明細書でプログラムとは、制御記憶
装置に格納されたマイクロプログラムおよび、主記憶装
置に格納された機械言語プログラムを示す。
電子ＩＩＩまたは電子計算機における制ｍ−ｙ装置とし
て、マイクロプロセッサ（Ｍ １ｃｒｏ Ｐ ｒＯ（
ｉｅｓｓＯｒＬＪｎｉｔ、以下ＭＰＵと記す）を用いる
ことが多くなっている。ＭＰＵにより実行されるシステ
ムプログラム（機械語プログラム）や機械語命令の実行
に用いられる制御用のプログラムは、読み出し専用メモ
リ（Ｒｅａｄ ０ｎｌｙ Ｍｅ＋＋＋ｏｒｙ 、以下
ＲＯＭと記す）に記憶されることが多い。さて、このよ
うにプログラムをＲＯＭに格納してしまうと、一旦ＲＯ
Ｍに故障が発生すると、ＲＯＭからプログラムが読み出
せなくなる為、ＭＰＵは正常な動作を行うことが出来な
くなる。この処置として、従来はＲＯＭの異常に際し、
ＲＯＭからの再読み出しなどが行われていたが、ＲＯＭ
の永久故障に対しては、ＲＯＭを交換する以外の手段は
なかった。
て、マイクロプロセッサ（Ｍ １ｃｒｏ Ｐ ｒＯ（
ｉｅｓｓＯｒＬＪｎｉｔ、以下ＭＰＵと記す）を用いる
ことが多くなっている。ＭＰＵにより実行されるシステ
ムプログラム（機械語プログラム）や機械語命令の実行
に用いられる制御用のプログラムは、読み出し専用メモ
リ（Ｒｅａｄ ０ｎｌｙ Ｍｅ＋＋＋ｏｒｙ 、以下
ＲＯＭと記す）に記憶されることが多い。さて、このよ
うにプログラムをＲＯＭに格納してしまうと、一旦ＲＯ
Ｍに故障が発生すると、ＲＯＭからプログラムが読み出
せなくなる為、ＭＰＵは正常な動作を行うことが出来な
くなる。この処置として、従来はＲＯＭの異常に際し、
ＲＯＭからの再読み出しなどが行われていたが、ＲＯＭ
の永久故障に対しては、ＲＯＭを交換する以外の手段は
なかった。
また、ＲＯＭに格納されたプログラムに虫（ＢＵａ）が
発見された場合にも、正常なプログラムが格納されたＲ
ＯＭとの交換が必要であった。
発見された場合にも、正常なプログラムが格納されたＲ
ＯＭとの交換が必要であった。
さて、ＲＯＭを交換する場合には、ＲＯＭが実装されて
いる機器の動作を停止させなければならない。例えば、
この機器がシステムに構築された周辺端末＠胃である場
合には、この装置の動作停止（電源１Ｉｉ）はシステム
全奪の停止を余儀無くしていた。また、現在ＲＯＭの容
■は増大の傾向にあり、ｌＲＯＭ素子に格納されるプロ
グラムの曇も増大する傾向にある。この為、ＲＯＭ素子
の一部の故障、一部プログラムにおける虫の為に全プロ
グラム、素子全体を代えてしまうことは非常に無駄なこ
とである。更に、ＲＯＭ素子容量の増大によって、素子
故障の確立が増し、プログラム量の増加によって虫が発
生する頻度も増加している。
いる機器の動作を停止させなければならない。例えば、
この機器がシステムに構築された周辺端末＠胃である場
合には、この装置の動作停止（電源１Ｉｉ）はシステム
全奪の停止を余儀無くしていた。また、現在ＲＯＭの容
■は増大の傾向にあり、ｌＲＯＭ素子に格納されるプロ
グラムの曇も増大する傾向にある。この為、ＲＯＭ素子
の一部の故障、一部プログラムにおける虫の為に全プロ
グラム、素子全体を代えてしまうことは非常に無駄なこ
とである。更に、ＲＯＭ素子容量の増大によって、素子
故障の確立が増し、プログラム量の増加によって虫が発
生する頻度も増加している。
従って、故障したＲＯＭを代えたり、虫に対するバッチ
を実施する度に、機器の電源遮断や停止を行うことはシ
ステム効率の悪化を招く。
を実施する度に、機器の電源遮断や停止を行うことはシ
ステム効率の悪化を招く。
本発明は、このようなａｍ点を解決するために、故障し
たＲＯＭを代替したり、虫に対するバッチを実ｍするに
際して、ｌｌ器の電源遮断や停止を伴なうことなく容易
に代替、バッチを行うことができるメモ“り拡張代替方
式を提供することを目的とする。
たＲＯＭを代替したり、虫に対するバッチを実ｍするに
際して、ｌｌ器の電源遮断や停止を伴なうことなく容易
に代替、バッチを行うことができるメモ“り拡張代替方
式を提供することを目的とする。
以下、本発明の実施例により、本発明のメモリ拡張代替
方式を詳報に説明する。
方式を詳報に説明する。
第１図は、本発明のメモリ拡張代替方式をマイク０ブ０
グラム制御顎置に実施した一実施例のブロック図である
。なお、このブロック図には、マイクロプログラム制御
装置に当然必要となる回路（例えばタイミング制御回路
等）であっても、本発明に直接関係しない回路は図示さ
れていない。
グラム制御顎置に実施した一実施例のブロック図である
。なお、このブロック図には、マイクロプログラム制御
装置に当然必要となる回路（例えばタイミング制御回路
等）であっても、本発明に直接関係しない回路は図示さ
れていない。
１！制御用のマイクロプログラムを記憶する第１の記憶
部であり、読み出し専用メモリ（ＲｅａｄＯｎｌｙ Ｍ
ｅｍｏｒｙ ）が用いられている。２はＲＯＭ１からマ
イクロ命令を読み出すための番地情報（マイクロアドレ
ス）をＲＯＭ１等に出力するアドレスＩｌｌ Ｉｌｌ
回路である。アドレス制御Ｉ＠Ｊ路２はマイクロプログ
ラムシーケンサ２１とマイクロアドレスレジスタ２２と
を具備している。本実施例では、アドレス制御回路２よ
り出力されたマイクロ命令読み出し番地情報は後述する
アドレス比較回路４、ＷＯ２（Ｗｒｉｔａｂｌｅ Ｃｏ
ｎｔｒｏｌ ８ｔｒａｇｅ ） ３にも供給される。
部であり、読み出し専用メモリ（ＲｅａｄＯｎｌｙ Ｍ
ｅｍｏｒｙ ）が用いられている。２はＲＯＭ１からマ
イクロ命令を読み出すための番地情報（マイクロアドレ
ス）をＲＯＭ１等に出力するアドレスＩｌｌ Ｉｌｌ
回路である。アドレス制御Ｉ＠Ｊ路２はマイクロプログ
ラムシーケンサ２１とマイクロアドレスレジスタ２２と
を具備している。本実施例では、アドレス制御回路２よ
り出力されたマイクロ命令読み出し番地情報は後述する
アドレス比較回路４、ＷＯ２（Ｗｒｉｔａｂｌｅ Ｃｏ
ｎｔｒｏｌ ８ｔｒａｇｅ ） ３にも供給される。
３はＲＯＭ１とは別のアドレス領域に割り付けられた第
２の記憶部であり、ＷＯ２が用いられている。ＷＯ８３
には、ＲＯＭＩの任意５一 番地に格納されたマイクロ命令に代わるねる代替命令が
格納される。４はアドレス比較回路である。
２の記憶部であり、ＷＯ２が用いられている。ＷＯ８３
には、ＲＯＭＩの任意５一 番地に格納されたマイクロ命令に代わるねる代替命令が
格納される。４はアドレス比較回路である。
５は代替番地情報（後述する）保持手段としての代替番
地情報レジスタ部である。代替番地情報レジスタ部５は
前記代替命令が記憶されたＷＯ２内の番地情報（以下代
替番地情報と記す）が格納さ、れるレジスタ部である。
地情報レジスタ部である。代替番地情報レジスタ部５は
前記代替命令が記憶されたＷＯ２内の番地情報（以下代
替番地情報と記す）が格納さ、れるレジスタ部である。
６はマイクロ命令レジスタである。７は命令判定制御回
路である。８は、代替指令信号線である。この代替指示
信＠［１Ｂはマイクロ命令レジスタ６、命令判定制御回
路７、マイクロプログラムシーケンサ２１に接続されて
いる。
路である。８は、代替指令信号線である。この代替指示
信＠［１Ｂはマイクロ命令レジスタ６、命令判定制御回
路７、マイクロプログラムシーケンサ２１に接続されて
いる。
９は代替アドレスバスである。１０はマイクロアドレス
バスて゛ある。
バスて゛ある。
第２図は前記アドレス比較回路４と代替番地情報レジス
タ部５の具体的な一実施例を示した内部回路図テあル、
４１ａ 、４１ｂ、４１ｃはＲＯＭ１の特定記憶位１
の番地情報（以下登録番地情報と記１）が記憶されてい
るレジスタ（Ｉ録番地レジスタ）である。４２ａ、４２
ｂ、４２Ｃは前記登録番地情報とアドレス制御回路２、
より出力される番地情報とを比較する比較器である。本
実施例では、この比較器４２ａ 、 ４２ｂ 、 ４２
ｃはアドレス一致のとき論理″１″の一致信号を出力す
る。４３はＯＲゲートである。このＯＲゲート４３の出
りが前記代替指示信号である。５１ａ 、 ５１ｂ 、
５１ｃは代替番地情報が格納されるレジスタ（代替番
地情報レジスタ）である。
タ部５の具体的な一実施例を示した内部回路図テあル、
４１ａ 、４１ｂ、４１ｃはＲＯＭ１の特定記憶位１
の番地情報（以下登録番地情報と記１）が記憶されてい
るレジスタ（Ｉ録番地レジスタ）である。４２ａ、４２
ｂ、４２Ｃは前記登録番地情報とアドレス制御回路２、
より出力される番地情報とを比較する比較器である。本
実施例では、この比較器４２ａ 、 ４２ｂ 、 ４２
ｃはアドレス一致のとき論理″１″の一致信号を出力す
る。４３はＯＲゲートである。このＯＲゲート４３の出
りが前記代替指示信号である。５１ａ 、 ５１ｂ 、
５１ｃは代替番地情報が格納されるレジスタ（代替番
地情報レジスタ）である。
以下、第３図を参照して、本発明のメモリ拡張代替方式
を適用した実施例のマイクロプログラム制御装冒の動作
を説明する。第３図は本実施例の動作概念図である。
を適用した実施例のマイクロプログラム制御装冒の動作
を説明する。第３図は本実施例の動作概念図である。
今、ＲＯＭＩの１３７番地に格納されたＳＵＢ命令が誤
りであり、ＡＤＤ命令に変更しなければならない−とす
る。この変更される命令（本例ではＡＤＤ命令）を代書
命令と呼ぶ。この時、メインテナンスパネル、またはＯ
Ｓ （Ｏｐｅｒａｔｉｏｎ Ｓ ｙｓｔｅ鋤）等によ
って登録番地レジスタ４１ａに前記ｓＵＢ命令が格納さ
れているＲＯＭ１の番地情報（本例では１３７番地）が
登録される。この番地情報が登録番地情報である。また
、登録番地レジスタ４１ａに対応する代替番地情報レジ
スタ５１ａにはＷＯ８３の前記代替番地情報（本例では
５００番地）がメインテナンスパネル、またはＯ８等に
よって登録される。
りであり、ＡＤＤ命令に変更しなければならない−とす
る。この変更される命令（本例ではＡＤＤ命令）を代書
命令と呼ぶ。この時、メインテナンスパネル、またはＯ
Ｓ （Ｏｐｅｒａｔｉｏｎ Ｓ ｙｓｔｅ鋤）等によ
って登録番地レジスタ４１ａに前記ｓＵＢ命令が格納さ
れているＲＯＭ１の番地情報（本例では１３７番地）が
登録される。この番地情報が登録番地情報である。また
、登録番地レジスタ４１ａに対応する代替番地情報レジ
スタ５１ａにはＷＯ８３の前記代替番地情報（本例では
５００番地）がメインテナンスパネル、またはＯ８等に
よって登録される。
マイクロプログラムの実行に際して、マイクロブ０グラ
ムシーケンサ２１からＲＯＭＩに格納された命令を読み
出すための番地情報（１３７番地）が出力されたとする
。この番地情報はマイクロアドレスレジスタ２２に格納
される。番地情報がマイクロアドレスレジスタ２２に格
納されると、この番地情報はマイクロアドレスバス１０
を介してＲＯＭ１、ＷＯ８３，アドレス比較回路４に供
給される。この結果、ＲＯＭ１の１３７番地から５ＬＪ
Ｂ命令が読み出され、マイクロ命令レジスタ６に格納さ
れる。
ムシーケンサ２１からＲＯＭＩに格納された命令を読み
出すための番地情報（１３７番地）が出力されたとする
。この番地情報はマイクロアドレスレジスタ２２に格納
される。番地情報がマイクロアドレスレジスタ２２に格
納されると、この番地情報はマイクロアドレスバス１０
を介してＲＯＭ１、ＷＯ８３，アドレス比較回路４に供
給される。この結果、ＲＯＭ１の１３７番地から５ＬＪ
Ｂ命令が読み出され、マイクロ命令レジスタ６に格納さ
れる。
ただし、ＷＯ２からは該当する番地が存在しないのいで
読み出しは起らない。一方、アドレス比較回路４に供給
された番地情報は比較器４２ａ 、 ４２ａ、４２ｂ、
４２ｃに出力される。そして、この比較器４２ａ 、
４２ｂ 、 ４２ｃの夫々において、登録番地レジスタ
４１ａ 、 ４１ｂ 、 ４１ｃに格納されている登録
番地情報と前記供給された番地情報との比較が行われる
。
読み出しは起らない。一方、アドレス比較回路４に供給
された番地情報は比較器４２ａ 、 ４２ａ、４２ｂ、
４２ｃに出力される。そして、この比較器４２ａ 、
４２ｂ 、 ４２ｃの夫々において、登録番地レジスタ
４１ａ 、 ４１ｂ 、 ４１ｃに格納されている登録
番地情報と前記供給された番地情報との比較が行われる
。
いま、登録番地レジスタ４１ａに１３７番地の番地情報
が登録されているので、比較器４１ａから論理“１”の
一致信号が出力される。この結果、ＯＲゲート４３から
代替指示信号が出力される。この代替指示信号は信号纏
８を介してマイクロブ０グラムシーケンサ２１、マイク
ロ命令レジスタ６、命令判定制御回路７に供給される。
が登録されているので、比較器４１ａから論理“１”の
一致信号が出力される。この結果、ＯＲゲート４３から
代替指示信号が出力される。この代替指示信号は信号纏
８を介してマイクロブ０グラムシーケンサ２１、マイク
ロ命令レジスタ６、命令判定制御回路７に供給される。
この結果、マイク０プログラムシーケンサ２１において
、次番地（本例では１３８番地）の命令読み出しアドレ
スが出力されるのが禁止される。また、マイクロ命令レ
ジスタ６ａｗｃｓａから読み出されるマイクロ命令を選
択する状態に設定される。命令判定制御回路７では先に
マイクロ命令レジスタ６を介して読み出されたＲＯＭ１
からのマイクロ命令（本例ではＳＵＳ命令）をＮ ＯＰ
（Ｎ ｏ Ｏｐｅｒａｔｉｏｎ）命令として無効にす
る。一方、前記一致信号は代替番地情報レジスタ５１ａ
にも供、給され、この結果、代替番地情報レジスタ５１
ａから代替番地情報（５００番地）が代替アドレスバス
１０を介してマイクロアドレスレジスタ２２に出力され
る。更に、この代替番地情報（５００番地）はマイクロ
アドレスレジスタ２２からマイクロアドレスバス１０を
介してＷＯ８３に供給される。この結果、ＷＯ３３の５
００番地から代替命令（ＡＤＤ命令）が読み出され、マ
イクロ命令レジスタ６に格納される。そして、この代替
命令（ＡＤＤ命令）が命令判定制御回路７により実行さ
れる。以上の動作によって、ＲＯＭ１の１３７番地に配
憶されたＳＵＢ命令が、ＷＯ８３の５００番地に記憶さ
れたＡＤＤ命令に代替される。
、次番地（本例では１３８番地）の命令読み出しアドレ
スが出力されるのが禁止される。また、マイクロ命令レ
ジスタ６ａｗｃｓａから読み出されるマイクロ命令を選
択する状態に設定される。命令判定制御回路７では先に
マイクロ命令レジスタ６を介して読み出されたＲＯＭ１
からのマイクロ命令（本例ではＳＵＳ命令）をＮ ＯＰ
（Ｎ ｏ Ｏｐｅｒａｔｉｏｎ）命令として無効にす
る。一方、前記一致信号は代替番地情報レジスタ５１ａ
にも供、給され、この結果、代替番地情報レジスタ５１
ａから代替番地情報（５００番地）が代替アドレスバス
１０を介してマイクロアドレスレジスタ２２に出力され
る。更に、この代替番地情報（５００番地）はマイクロ
アドレスレジスタ２２からマイクロアドレスバス１０を
介してＷＯ８３に供給される。この結果、ＷＯ３３の５
００番地から代替命令（ＡＤＤ命令）が読み出され、マ
イクロ命令レジスタ６に格納される。そして、この代替
命令（ＡＤＤ命令）が命令判定制御回路７により実行さ
れる。以上の動作によって、ＲＯＭ１の１３７番地に配
憶されたＳＵＢ命令が、ＷＯ８３の５００番地に記憶さ
れたＡＤＤ命令に代替される。
上述の方法によれば、例えばＲＯＭＩの１３７４地が故
障（例えばパリティエラーを発生したような場合）して
、１３７番地に配憶された命も（本例ではＳＵＢ命令）
が読み出せなくなったとしても、１３７番地の情報を登
録番地レジスタ（例えば４１ａ）に登録し、ＷＯ８３の
いずれかの番地（例えば５００番地）にＳＵＢ命令を格
納しておけば、ＲＯＭ１の故障は回避される。また上述
した命令は、例えば数値、データ等の情報であってもさ
しつかえない。
障（例えばパリティエラーを発生したような場合）して
、１３７番地に配憶された命も（本例ではＳＵＢ命令）
が読み出せなくなったとしても、１３７番地の情報を登
録番地レジスタ（例えば４１ａ）に登録し、ＷＯ８３の
いずれかの番地（例えば５００番地）にＳＵＢ命令を格
納しておけば、ＲＯＭ１の故障は回避される。また上述
した命令は、例えば数値、データ等の情報であってもさ
しつかえない。
次に１本発明の第２の実施例を説明する。第４図は第２
の実施例の１０ツク図である。第１図に示した第１の実
施例のブロック図と同じものは同一番号を付与し説明は
省略する。５２は分岐指示部である。１１は分岐指示信
号線である。この信号線１１はマイクロプログラムシー
ケンサ２１に接続されている。また、前記代替アドレス
バス９はマイク０プ０グラムシーケンサ２１にも接続さ
れている。
の実施例の１０ツク図である。第１図に示した第１の実
施例のブロック図と同じものは同一番号を付与し説明は
省略する。５２は分岐指示部である。１１は分岐指示信
号線である。この信号線１１はマイクロプログラムシー
ケンサ２１に接続されている。また、前記代替アドレス
バス９はマイク０プ０グラムシーケンサ２１にも接続さ
れている。
第２の実施例の特徴は前記代替番地情報登録部５（分岐
指示部５２が具備されていることにある。
指示部５２が具備されていることにある。
以下、第６８！ｌを参照して、第２の実施例の動作を説
明する。但し、第１の実施例で説明したところは省略す
る。第６図は第２の実施例の動作概念図である。
明する。但し、第１の実施例で説明したところは省略す
る。第６図は第２の実施例の動作概念図である。
まず、前記分岐指示部５２を説明する。この分岐指示５
ｌＩ５２は前記代替番地情報レジスタ５１ａ 、 ５１
ｂ、５１ｃの任意のビットでもよいし、別に指示レジス
タ、または指示スイッチを設けてもよい。本例では第５
図のように、代替番地情報レジスタ５１ａ、５ｊｔ）、
Ｓ１ｃの最上位ピットが分岐指示部５２ａ 、 ５２ｂ
、５２ｃとなっている。分岐指示とは、例えば第６図に
示すように、ＲＯＭ１の４９０番地に格納された命令（
ＳＦＴ命令）がＷＯ８３の５２４番地に格納される代替
命令（ＡＤＤ命令）と代替された後、ＷＯ８３の５２５
番地以降に格納されたプログラム（以下代替−プログラ
ムと記す）が引き続き順次実行されていくことを意味す
る。本実施例では、前記分岐指示部５２に１″がセット
されている時、上記分岐が指示されているものとする。
ｌＩ５２は前記代替番地情報レジスタ５１ａ 、 ５１
ｂ、５１ｃの任意のビットでもよいし、別に指示レジス
タ、または指示スイッチを設けてもよい。本例では第５
図のように、代替番地情報レジスタ５１ａ、５ｊｔ）、
Ｓ１ｃの最上位ピットが分岐指示部５２ａ 、 ５２ｂ
、５２ｃとなっている。分岐指示とは、例えば第６図に
示すように、ＲＯＭ１の４９０番地に格納された命令（
ＳＦＴ命令）がＷＯ８３の５２４番地に格納される代替
命令（ＡＤＤ命令）と代替された後、ＷＯ８３の５２５
番地以降に格納されたプログラム（以下代替−プログラ
ムと記す）が引き続き順次実行されていくことを意味す
る。本実施例では、前記分岐指示部５２に１″がセット
されている時、上記分岐が指示されているものとする。
さて、マイクロプログラムの実行に際して、マイクロプ
ログラムシーケンサ２１から４９０番地の番地情報が出
力されたとする。以後、第１の実施例において詳述した
手順でＲＯＭ１の４９０番地に格納された命令とＷＯ８
３の５２４番地に記憶された代替命令との代替が行われ
る。しかし、第２の実施例では、前記の処理手順に以下
の動作が実行される。比較＠４２ｃからの一致信号によ
り代替番地情報レジスタＳ１ｃから代替番地情報（５２
４番地）が読み出された時、同時に分岐指示部５２ｃか
ら分岐指示部＠″１”が読み出され、信号線１１に出力
される。そして、こ・の分岐指示信号“１”がマイクロ
プログラムシーケンサ２１に供給されると、マイク０プ
０グラムシーケンサ２１は代替アドレスバス９を介して
入力される代替番地情報（５２４番地）を内部カウンタ
（またはレジスタ）に取り込む。
ログラムシーケンサ２１から４９０番地の番地情報が出
力されたとする。以後、第１の実施例において詳述した
手順でＲＯＭ１の４９０番地に格納された命令とＷＯ８
３の５２４番地に記憶された代替命令との代替が行われ
る。しかし、第２の実施例では、前記の処理手順に以下
の動作が実行される。比較＠４２ｃからの一致信号によ
り代替番地情報レジスタＳ１ｃから代替番地情報（５２
４番地）が読み出された時、同時に分岐指示部５２ｃか
ら分岐指示部＠″１”が読み出され、信号線１１に出力
される。そして、こ・の分岐指示信号“１”がマイクロ
プログラムシーケンサ２１に供給されると、マイク０プ
０グラムシーケンサ２１は代替アドレスバス９を介して
入力される代替番地情報（５２４番地）を内部カウンタ
（またはレジスタ）に取り込む。
この結果、代替命令（ＡＤＤ命令）が実行された優、以
ＩＩ ４；ｔ Ｗ ＣＳ ３の５２５番地以降に格納さ
れた代替プログラムが読み出され、実行されることにな
る。
ＩＩ ４；ｔ Ｗ ＣＳ ３の５２５番地以降に格納さ
れた代替プログラムが読み出され、実行されることにな
る。
この第２の実施例によれば、ＲＯＭＩ内のプログラムの
バッチや、ＲＯＭ１内の７０グラムにトレースプログラ
ム等が簡単に挿入できる。
バッチや、ＲＯＭ１内の７０グラムにトレースプログラ
ム等が簡単に挿入できる。
以上説明した第１．第２の実施例において、ＷＯ２はＲ
ＯＭ％ＲＡＭのいずれであってもよい。
ＯＭ％ＲＡＭのいずれであってもよい。
また、登録番地レジスタ４１ａ 、 ４１ｂ 、 ４１
ｃはレジスタでなくＲＡＭやスイッチ設定方式に瞳き変
えることもできる。同様に、代替番地情報レジスタ５１
ａ、５１ｂ、５１ｃもＲＡＭやスイッチ設定方式に菅き
変えることもでき。更に、またアドレス比較回路４の構
成は上記実施例に限定されるものでなく任意の回路構成
を採用してよい。更に、ＷＯ８３、アドレス比較回路４
、−代替番地情報レジスタ部５を可搬型の外部筐体に設
け、必要な時にのみマイクロプログラム制御ｉ装置と接
続できるように設計してもよい。
ｃはレジスタでなくＲＡＭやスイッチ設定方式に瞳き変
えることもできる。同様に、代替番地情報レジスタ５１
ａ、５１ｂ、５１ｃもＲＡＭやスイッチ設定方式に菅き
変えることもでき。更に、またアドレス比較回路４の構
成は上記実施例に限定されるものでなく任意の回路構成
を採用してよい。更に、ＷＯ８３、アドレス比較回路４
、−代替番地情報レジスタ部５を可搬型の外部筐体に設
け、必要な時にのみマイクロプログラム制御ｉ装置と接
続できるように設計してもよい。
以上、本発明のメモリ拡張代替方式によれば、（１）第
１の記憶一部の素子故障をしたアドレスに対して、第２
の記憶部内に代替割り付けが行える。
１の記憶一部の素子故障をしたアドレスに対して、第２
の記憶部内に代替割り付けが行える。
（２）プログラムに変更が生じた場合、ハードウェアを
蛮えることなく修正が可能であり、例えばプログラムの
開発時（便利である。
蛮えることなく修正が可能であり、例えばプログラムの
開発時（便利である。
（３）弯更時に装置の電源断を伴なわず変更できる。
（４）トラブル発生時に、プログラムの動作をトレース
するプログラムを簡単に挿入できる。
するプログラムを簡単に挿入できる。
（５）第１の配憶部内のプログラムを一切変更しないで
復元が可能である。
復元が可能である。
などの効果を有する。
尚、実施例において、マイクロプログラム制御装置を例
にとって説明してが、主記Ｉ！装蹟などの他の記憶Ｖｉ
Ｉｌにも利用可能である。
にとって説明してが、主記Ｉ！装蹟などの他の記憶Ｖｉ
Ｉｌにも利用可能である。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図のアドレス制御回路、および代替番地情報レジス
タ部の内部回路図、第３図は第１の実施例の動作概念図
、第４図は本発明の第２の実施例のブロック図、第５図
は第４図のアドレス比較回路、および代置番地情報レジ
スタ部の内部回路図、第６図は第２の実施例の動作概念
図である。 １・・・第１記憶部（ＲＯＭ） ２・・・アドレス制御回路 ３・・・第２の記憶部（ＷＯ２） ４・・・アドレス比較回路 ５・・・代替番地情報レジスタ部 ５２・・・分岐指示部 ７・・・命令判定制御回路 ＜７３１７）代理人弁理士 側近憲佑（ばか１名）第
１ 図 第 ２ 図
第１図のアドレス制御回路、および代替番地情報レジス
タ部の内部回路図、第３図は第１の実施例の動作概念図
、第４図は本発明の第２の実施例のブロック図、第５図
は第４図のアドレス比較回路、および代置番地情報レジ
スタ部の内部回路図、第６図は第２の実施例の動作概念
図である。 １・・・第１記憶部（ＲＯＭ） ２・・・アドレス制御回路 ３・・・第２の記憶部（ＷＯ２） ４・・・アドレス比較回路 ５・・・代替番地情報レジスタ部 ５２・・・分岐指示部 ７・・・命令判定制御回路 ＜７３１７）代理人弁理士 側近憲佑（ばか１名）第
１ 図 第 ２ 図
Claims (2)
- （１）プログララムが記憶される第１のＶ憶部と番地情
報を出力するアドレス制御回路と、前記第１の記憶部と
は別のアドレス領域に割り付けられ前記Ｗ４１の記憶部
の任意番地に記憶された命令に代わる代替命令が記憶さ
れる第２の記憶部と、前記第１の記憶部の番−地情報が
登録され、この登録番地情報と前記アドレス制御回路か
らの読み出し番地情報とを比較するアドレス比較手段と
、前記代替命令が配憶された前記第２の記憶部の代替番
地情報が記憶される代替番地情報保持手段と、前記アド
レス比較手段で一致がとれた１時、前記代替番地情報保
持手段から読み出された代替番地情報を前記第２の記憶
部に供給すると共に、前記アドレス比較手段からの信号
に従って、先に前記第１の配憶部より読み出された命令
を無効にする手段とを具備することを特徴とするメモリ
拡張代替方式。 - （２）前記代替番地情報保持手段が代替番地情報登録部
と分岐指示部とを具備し、前記分岐指示部より分岐指示
情報が出力された時、前記アドレス、 制御向路に前
記代替番地情報登録部の代替番地情報をセットし、εの
代替番地情報に基づき、前記、 第２の記憶部の連続
する複数の番地から複数の命令を順次読み出すことを特
徴とする特許請求の艶囲第１項記載のメモリ拡張代替方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066181A JPS582943A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066181A JPS582943A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS582943A true JPS582943A (ja) | 1983-01-08 |
Family
ID=14279977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066181A Pending JPS582943A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582943A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124948A (en) * | 1988-03-18 | 1992-06-23 | Makoto Takizawa | Mask ROM with spare memory cells |
| US5357627A (en) * | 1989-03-28 | 1994-10-18 | Olympus Optical Co., Ltd. | Microcomputer having a program correction function |
-
1981
- 1981-06-30 JP JP10066181A patent/JPS582943A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124948A (en) * | 1988-03-18 | 1992-06-23 | Makoto Takizawa | Mask ROM with spare memory cells |
| US5357627A (en) * | 1989-03-28 | 1994-10-18 | Olympus Optical Co., Ltd. | Microcomputer having a program correction function |
| US5592613A (en) * | 1989-03-28 | 1997-01-07 | Olympus Optical Co., Ltd. | Microcomputer having a program correction function |
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