JPS582945A - メモリ拡張代替方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、例えば記憶回路の任意の記憶部−を代替する
ために用いられ（または、記憶回路内に格納されたプロ
グラムのバッチを行う為に用いられるメモリ拡張代替方
式に関する。尚、本明細、−で用いるプログラムとは、
制御配憶装置に格納されたプログラム、及び、主記憶装
置に格納される機械語プログラムを示す。

電子機器または電子計算機における制御＠−として、マ
イク０プロセツサ（Ｍ　１ｃｒｏ　　Ｐ　ｒｏｃｅｓｓ
ｏｒＵｎｉｔ、以下ＭＰＵと記す）を用いることが多く
なっている。ＭＰＵにより実行されるシステムプログラ
ム（ＩＩＩ械語プログラム）や機械語命令の実行に用い
られる制御用のプログラムは、読み出し専用メモリ（Ｒ
ｓａｄ　Ｑ　ｎｌｙ　　Ｍ　ｅｅ＋ｏｒｙ　、以下ＲＯ
Ｍと配す）に記憶されることが多い。さて、このように
プログラムをＲＯＭに格納してしまうと、−ロＲＯＭに
故障がＲ住すると、ＲＯＭからプログラムが読み出せな
くなる為、ＭＰＵは正常な動作を行うことが出来なくな
る。この処−として、従来はＲＯＭの異常に際し、ＲＯ
Ｍからの再読み出しなどが行われていたが、ＲＯＭの永
久故障に対しては、ＲＯＭを交換する以外の手段はなか
った。

また、ＲＯＭに格納されたプログラムに虫（８ＵＯ）が
発見された場合にも、正常なプログラムが格納されたＲ
ＯＭとの交換が必要であった。

さて、ＲＯＭを交換する場合には、ＲＯＭが実装されて
いる機器の動作を停止させなければならない。例えば、
この機器がシステムに構築された周辺端末装置である場
合には、この装置の動作停止（電源１ｉ）はシステム全
体の停止を余儀無くしていた。また、珊在ＲＯＭの容量
は増大の傾向にあり、ｌＲＯＭ素子に格納されるプログ
ラムの―も増大する傾向にある。この為、ＲＯＭ素子の
一部の故障、一部プログラムにおける虫の為に全プログ
ラム、素子全体を代えてしまうことは非常に無駄なこと
である。更に、ＲＯＭ素子容暴０増大によって、素子故
障の確立が増し、プログラム量の増加によって虫が発生
する輌度も増加している。

従って、故障したＲＯＭを代えたり、虫に対するバッチ
を実施する度に、機器の電源遮断や停止を行うことはシ
ステム効率の悪化を招く。

本発明は、このようなｌ１ｍ点を解決するために、故障
したＲＯＭを代替したり、虫に対するバッチを実施する
に際して　機器の電源遮断や停止を伴なうことなく容易
に代替、バッチを行うことができるメモリ拡張代替方式
を提供することを目的とする。

以下、本発明の実施例により、本発明のメモリ拡張代替
方式を詳細＆−説明する。

第１図は、本発明のメモリ拡張代替方式をマイクロプロ
グラム制御＠−に実施した一実施例のブロック図である
。なお、このブロック図には、マイクロプログラム制御
ｌ装置に当然必要となる回路（例えばタイミング制御回
路等）であっても、本発明に直接関係しない回路は図示
されていない。

１はＩＩＩＪＩｌｌ用のマイクロプログラムを記憶する
第１の記憶部であり、読み出し専用メモリ（ＲｅａｄＯ
ｎｌｙ　Ｍｅｓｏｒｙ　）である。２はＲＯＭ１からマ
イクロ命令を読み出すための番地情報（マイクロアドレ
ス）をＲＯＭ１等に出力するアドレス制御回路である。

アドレス制御回路２はマイクロブ０グラムシーケンサ２
１とマイクロアドレスレジスタ２２とを具備している。

３はＲＯＭ１とは別のアドレス領域に割り付けられた第
２の記憶部であり、ＷＯ２（Ｗｒｉｔａｂｌｅ　Ｃｏｎ
ｔｒｏｌ　　Ｓｔｒａｇｅ　）が用いられている。ＷＯ
８３には、ＲＯＭ１の任意番地に−　只　− 格納されたマイクロ命令に代わる代替命令が格納される
。４は代替命令が格納されている番地情報（以下代替番
地情報と配す）が保持される代替アドレスレジスタ部で
ある。５は代替指示手段である。代替指示手段５はイン
デックスメモリ５１と、インデックスナンバ判定回路５
２とを具備している。

インデックスメモリ５１はＲＯＭ１の任意配憶位置に格
納されたマイクロ命令の代替を指示する情報（以下代替
指示情報と記す）が配憶されるＲＡＭ（Ｒａｎｄｏｓ　
Ａ　ｃｃｅｓｓ　Ｍｅｍｏｒｙ　）である。このインデ
ックスメモリ５１はＲＯＭＩと同一のアドレス領域が割
り付けられている。インデックスナンバ判定回路５２は
デコーダ回路であり、インデックスメモリ５１から出力
される代替指示情報をデコードして、後述する信号を出
力する。６はＲＯＭＩまたはＷＯ８３から読み出された
マイクロ命令を選択して格納するマイクロ命令レジスタ
である。７は命令判定制御回路である。８はマイクロア
ドレスバスである。９は代替アドレスレジスタ指定信号
線である。１０はマイクロアドレス更新禁止信号線で。

ある。１１は命令禁止信号線である。これら信号線９　
、１０．１１を用いて代替アドレスレジスタ指定信号、
マイクロアドレス更新禁止信号、命令禁止信号が前記イ
ンデックスナンバ判定回路５２より代替アドレスレジス
タ部４、マイクロ命令レジスタ６、および命令判定制御
回路７へ出力される。

以下、第３図を参照して、本発明のメモリ拡張代書方式
の動作を実施例で示したマイクロプログラム制御値−を
用いて説明する。第３図は、この実施例の動作概念図で
ある。４１ａ、４１ｂ、４１ｃは前記代替番地情報が保
持される代替アドレスレジスタ部４である。

本実施例では、インデックスメモリ５１は詔長２ビット
のメモリである。そして、このインデックスメモリ５１
に保持された代替指示情報は以下の表１に示す意味を持
つ。

以下余白 表　　１ さて、第３図に示すように、ＲＯＭＩの１２３番地に格
納された命令（ＲＲＹＤ、ＭＡＲ）をＷＯ３２の６１５
番地に格納された代替命令（’ＲＲ５ＹＤＰ１．ＭＡＲ
）と代替すると仮定する。この時、インデックスメモリ
５１の１２３番地には“１０″の代替指示情報が格納さ
れ、また代替指示情報°“１０”で指定されるレジスタ
４１ｂには代替番地情報（６１５番地）が格納される。

ＷＯ８３、インデックスメモリ５１、レジスタ４１ａ　
、　４１ｂ　、　４１ｃへの情報書き込み手段は図示さ
れていないが、メインテナンスパネルやＯ８（Ｏｐｅｒ
ａｔｉｏｎ　　５ｙｓｔｅ−）などによって書き込むこ
とができる。

マイク０プ０グラムの実行に際して、マイク０プ０グラ
ムシーケンサ２１からＲＯＭＩに格納された命令を読み
出すための番地情報（１２３番地）が出力されたとする
。この番地情報はマイクロアドレスレジスタ２２に格納
される。番地情報がマイクロアドレスレジスタ２２に格
納されると、この番地情報はマイクロアドレスバス８を
介してＲＯＭ１、ＷＯ８３、インデックスメモリ５１に
供給される。

この結果、ＲＯＭ１の１２３番地から命令（ＲＲＹＤ、
ＭＡＲ）が読み出され、マイクロ命令レジスタ６に格納
される。ただし、ＷＯ２からは該当する番地が存在しな
いのいで読み出しは起らない。

一方、インデックスメモリ５１の１２３番地からは代替
指示情報“１０”が読み出され、インデックスナンバ判
定回路５２に出力される。そして、インデックスナンバ
判定回路５２において、代替指示情報“１０″がデコー
ドされ、信号線９に代替アドレスレジスタ４１ｂ指定信
号が、信号＠１０にマイクロアドレス更新禁止信号が、
信号線１１に命令禁止信号が夫々出力される。マイクロ
アドレス更新禁止信号はマイク０プ０グラムシーケンサ
２１＆：入力され、次番地（本例では１２４番地）の命
令読み出しアドレスが出力されるのが禁止される。前記
命令Ｑ− 禁止信号はマイクロ命令レジスタ６、命令判定制御（ロ
）路７に入力される。この結果、マイクロ命令レジスタ
６はＷＯ８３から読み出されるマイクロ命令を選択する
状態に設定される。また、命令判定制御回路７は命令禁
止信号により先にマイクロ命令レジスタ６を介して読み
出されたＲＯＭ１からのマイクロ命令（本例ではＲＲＹ
Ｄ、ＭＡＲ）をＮ　ＯＰ　（Ｎ　ｏ　Ｏｐｅｒａｔｉｏ
ｎ）命令とシテ無効ニする。一方、信１号纏９に出力さ
れた代替アドレスレジスタ４１ｂの指定番地情報は代替
アドレスレジスタ部４に転送され、この結果、レジスタ
４１ｂに格納されている代替番地情報（６１５番地）が
マイクロアドレスレジスタ２２に入力される。マイクロ
アドレスレジスタ２２はこの代替番地情報（６１５番地
）をセットし、マイクロアドレスバス８を介して、ＷＯ
８３に供給する。この結果、ＷＯ８３の６１５番地から
代替命令（ＲＲ８ＹＤＰｌ、ＭＡＲ）が読み出され、マ
イクロ命令レジスタ６に格納される。そして、命令判定
制御回路７により、この代替命令が実行される。この代
替命令の実行後、マイクロプログラムシーケンサ２１は
禁止が解かれ、ＲＯＭＩの次番地（本例では１２４番地
）が読み出しが行われる。以上説明してような動作によ
り。

ＲＯＭ１の任意番地の命令がＷＯ８３に記憶された代替
命令と代替される。なお、代替しない時は、インデック
スメモリ５１に“００″の情報をセットしておけばよい
。

上述の方法によれば、例えばＲＯＭ１の１２３１地が故
障（例えばパリティエラーを発生したような場合）して
、１２３番地に配憶された命令（本例ではＲＲＹＤ、Ｍ
ＡＲ）が読み出せなくなったとしても、ＷＯ８３に同じ
命令を格納しておけば、ＲＯＭ１の故障は＠遺される。

また上述した命令は、例えば数値、データ等の情報であ
ってもさしつかえない。

次に、本発明の第２の実施例を説明する。第２１！ｌは
第２の実施例のブロック図である。第１図に示した第１
の実施例のブロック図と同じものは同一番号を付与し説
明は省略する。５２′は後述の分岐指示信号、前記マイ
クロアドレス更新禁止信号、代替アドレスレジスタ指示
信号、命令禁止信号を出力するインデックスナンバ判定
回路である。

１Ｇ−は前記マイクロアドレス更新禁止信号の他に、分
岐指示信号が転送されるマイクロブ０グラムシーケンサ
コントロール信＠ＩＡ（以下ＭＰＣ信＠糠と記す）であ
る。１２は分岐アドレスバスである。

前述した第１の実施例との相異は、インデックスメモリ
５１に格納される代替指示情報の内容の相興にある。以
下の表２に、第２の実施例におけるインデックスメモリ
５１に格納される代替指示情報の意味を示す。

表　　２ 即ち、第２の実施例の特徴は代替指示情報が（ａ）Ｒ’
ＯＭｌ内の１命令とＷＯ８３内の１命令との代替を指示
する情報、 （ｂ）ＲＯＭＩ内の１命令をＷＯ８３内の１命令と代替
した後、ＷＯ８３内の代替命令番地以降に格納されたプ
ログラムへの分岐を指示する情報、（即ち、ＲＯＭＩ内
の任意番地からＷＯ２内の代替番地へのプログラムの分
岐を指示する情報） の２種の情報を持つことにある。

以下、第４図を参照して、第２の実施例の動作を説明す
る。第４図は第２の実施例の動作概念図である。インデ
ックスメモリ５１に代替のみを指示する情報（ａ）が格
納されている場合は、第１の実施例において説明したこ
とと同じであり、その説明は省略し、情報（ｂ）につい
て説明する。

今、ＲＯＭ１の１２３番地に格納された命令（ＲＲＹＤ
、ＭＡＲ）をＷＯ８３の６１５番地に格納された代替命
令（ＲＲ８ＹＤＰｌ、ＭＡＲ）に変更し、以後ＷＣ８３
０６１６番地以降に記憶されるマイクロプログラムを実
行させる場合を想定する。

この場合には、インデックスメモリ５１の１２３番地に
代書指示情報“１１″を、また代替指示情報　１３− “１１”により指定される代替アドレスレジスタ４１Ｇ
に代替番地１１Ｉ報（６１５番地）を格納しておけばよ
い。

さて、マイクロプログラムの実行に節して、マイクロブ
０グラムシーケンサ２１から１２３番地の番地情報が出
力されたとする。以後、第１の実施例において詳述した
手順でＲＯＭ１の１２３番地に格納された命令（ＲＲ−
ＹＤ、ＭＡＲ）とＷＯ８３の６１５６１５６番地された
代替命令（ＲＲ８ＹＤＰｌ、ＭＡＲ）との代替が行われ
る。しかし、第２の実施例では、前記の処理手順に以下
の動作が実行される。インデックスメモリ５１の１２３
番地から代替指示情報“１１″が読み出され、この代替
指示情報“１１”がインデックスナンバ判定回路５２−
に出力される。この時、インデックスナンバ判定回路５
２′は代替指示情報“１１″をデコードして、マイクロ
アドレス更新禁止信号、代替アドレスレジスタ指定信号
、命令禁止信号、及び、分岐指示信号を出力する。この
結果、前記代替アドレスレジスタ部４のレジスタ４１ｃ
から代＠番地惰報（６１５番地）がマイクロアドレスレ
ジスタ２２に出力される。この代替番地情報（６１５番
地）は分岐アドレスバス１２を介してマイクロプログラ
ムシーケンサ２１にも供給される。この時、マイクロブ
０グラムシーケンサ２１にはＭＰＣ信号線１０′を介し
て分岐指示信号が与えられている。そして、マイクロプ
ログラムシーケンサ２１は前記代替番地情報（６１５番
地）を内部プログラムカウンタ（またはレジスタ）に取
り込む。従って、ＷＣＳ３から読み出された代替命令（
ＲＲ８ＹＤＰｌ、ＭＡＲ）が実行された後、マイクロプ
ログラムシーケンサ２１からの番地情報により、次番地
（６１６番地）以降の番地からマイクロ命令が順次読み
出されていく。ＷＣＳ３の６１５番地から配憶されてい
るマイクロプログラムを代替プログラムと呼ぶならば、
上記の動作によりＲＯＭＩの１２３番地にこの代替プロ
グラムが挿入されたことになる。

以上説明した第１．１２の実施例において、ＷＣＳはＲ
ＯＭ、ＲＡＭのいずれであってもよい。

また、インデックスメモリ５１はＲＡＭでなく、レジス
タやスイッチ設定方式に響き変えることもできる。同様
に、代替アドレスレジスタ４１ａ、４１ｂ、４１ｃもＲ
ＡＭやスイッチ設定方式に響き変えることもでき。更に
、ＷＣＳ３．代替アドレスレジスタ部４、代替指示手段
５を可搬型の筐体に設け、必要な時にのみマイクロプロ
グラム制御＠−と接続できるように設計しておけばよい
。

以上、本発明のメモリ拡張代替方式によれば、（１）第
１の配憶部の素子故障をしたアドレスに対して、第２の
記憶部内に代替割り付けが行える。

（２）プログラムに変更が生じた場合、ハードウェアを
変えることなく修正が可能であり、例えばプログラムの
開発時に便利である。

＜３）ｍｌ更時に＠瞳の電源断を伴なわず変更できる。

（４）トラブル発生時に、プログラムの動作をトレース
するプログラムを簡単に挿入できる。

（５）第１の記憶部内・のプログラムを一切賓更しない
で復元が可能である。

などの効果を有する。

尚、実施例において、マイクロプログラム制御装置を例
にとって説明してか、主記憶装蹟などの他の記憶装冒に
も利用可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は第１の実
施例の動作概念図、第４図は第２の実施例の動作概念図
である。 １・・・第１記憶部（ＲＯＭ＞ ２・・・アドレスＩ＃ＩＩａ回路 ３・・・第２の記憶部＜ＷＣＳ＞ ４・・・代替アドレスレジスタ部 ５・・・代替指示手段 ５１・・・インデックスメモリ ５２．５２−・・・インデックスメモリ判定回路７・・
・命令判定制御回路 １１・・・命令禁止信号線 １２・・・分岐アドレスバス （７３１７）代理人弁理士　側近憲佑（ほか１名）１７
− 第１図 第２図 第３図 第　　４　　図

Claims (2)

【特許請求の範囲】
1. （１）プロゲララムが記憶される第１の記憶部と、この
   第１の記憶部と゛は別のアドレス領域に割り付けられ、
   前記第１の配憶部の任意番地に配憶された命令に代−わ
   る代替命令が記憶される第２の記憶部と、この第”２の
   記憶部の代替番地情報が保持される代替アドレス登録手
   段と、前記第１の記憶部の一部又は全部の番地と対応す
   る番地に命令の代替を指示する代替指示情報が記憶され
   る代替指示情報配憶部と、この代替指示情報配憶部から
   出力された前記代替指示情報に従って前、記代替アドレ
   ス登録手段から読み出された前記代替番地情報を前記１
   ２の記憶部に供給し、前記第２の記憶部の当該番地から
   前記代替命令を読み出す手段と、前記代替指示情報が前
   記代替指示情報記憶部から出力された時、先に前記第１
   の記憶部より読み出された命令を無効にする手段とを具
   備することを特徴とするメモリ拡張代替方式。
2. （２）前記代替指示情報には前記第１の記憶部内の１命
   令と前記第２の記憶部内の１命令との代替を指示する情
   報と、前記第１の記憶部内の１命令を前記第２の記憶部
   内の１命令と代替した後、前記第２の記憶部内の式台番
   地以降に記憶されたプログラムへの分岐を指示する情報
   とを持ち、前記分岐指示情報がセットされた前記代替指
   示情報が読み出された時、前記第２の記憶部の連続する
   複数の番地から複数の命令を順次読み出すことを特徴と
   する特許請求の範囲第１項記載のメモリ拡張代替方式。