JPS583013A - チヤネル制御方式 - Google Patents
チヤネル制御方式Info
- Publication number
- JPS583013A JPS583013A JP56101493A JP10149381A JPS583013A JP S583013 A JPS583013 A JP S583013A JP 56101493 A JP56101493 A JP 56101493A JP 10149381 A JP10149381 A JP 10149381A JP S583013 A JPS583013 A JP S583013A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- input
- instruction
- interrupt
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、チャネル制御方式、特にホスト中央処理装置
の命令として新しく用意された命令即ち入出カシステム
をリセットしかつ全サブ・チャネルの割込条件を初期化
する如きクリア・チャネル命令を例えばチャネル処理装
置（ＣＨＰ ）側において実行すべく、入出力インタフ
ェースなどにおいてエラーが生じた際の既存のエラー処
理部の一部を共用して、上記クリアーチャネル命令に対
応した入出カシステム・リセット動作と全サブ・チャネ
ルの割込条件を初期化する動作とを実行せしめるよう圧
したチャふル制御方弐に関するものである。
の命令として新しく用意された命令即ち入出カシステム
をリセットしかつ全サブ・チャネルの割込条件を初期化
する如きクリア・チャネル命令を例えばチャネル処理装
置（ＣＨＰ ）側において実行すべく、入出力インタフ
ェースなどにおいてエラーが生じた際の既存のエラー処
理部の一部を共用して、上記クリアーチャネル命令に対
応した入出カシステム・リセット動作と全サブ・チャネ
ルの割込条件を初期化する動作とを実行せしめるよう圧
したチャふル制御方弐に関するものである。
最近、入出カシステム全体に対して、ホスト中央処理装
置から、入出カシステムをリセットしかつ全サブ・チャ
ネルに存在するかも知れない割込条件を初期化する処理
を、命令によって実行させる構成が提案された。このよ
うな命令は一般にりリア・チャネル命令と呼ばれる。
置から、入出カシステムをリセットしかつ全サブ・チャ
ネルに存在するかも知れない割込条件を初期化する処理
を、命令によって実行させる構成が提案された。このよ
うな命令は一般にりリア・チャネル命令と呼ばれる。
しかし、既存の例えばチャネル処理装置（ＣＨＰ ）に
おいては、入出力インタフェースにおいてエラーが発生
した際の処理として、（１）対応するチャネルについて
当該エラー原因を調べるための入出力割込処理動作、（
−）当該エラーに対応したエラー情報をログ・アウトす
るログ・アウト動作、 （Ｍｌ）入出カシステムをリセ
ットする入出カシステム・リセット動作、 （ＩＶ）当
該チャネルに属する全サブ・チャネルに存在するかも知
れない割込条件を初期化する全サブ・チャネル初期化動
作とが存在している。
おいては、入出力インタフェースにおいてエラーが発生
した際の処理として、（１）対応するチャネルについて
当該エラー原因を調べるための入出力割込処理動作、（
−）当該エラーに対応したエラー情報をログ・アウトす
るログ・アウト動作、 （Ｍｌ）入出カシステムをリセ
ットする入出カシステム・リセット動作、 （ＩＶ）当
該チャネルに属する全サブ・チャネルに存在するかも知
れない割込条件を初期化する全サブ・チャネル初期化動
作とが存在している。
本発明は、上記の点に着目して、上記新しく提案された
クリア・チャネル命令を、簡単な構成上の変更のみで実
行できるようＫすることを目的としている。そしてその
ため２本発明のチャネル制御方式は、入出力装置に対す
る処理を制御すると共に、少なくとも入出力インタフェ
ースにおいてエラーが発生した際に、当該対応するチャ
ネルについて入出力割込処理動作とログ・アウト動作と
入出カシステム・リセット動作と当該チャネルに属する
全サブ・チャネルの割込条件を初期化する動作とを実行
する入出カシステムにおいて、ホスト中央処理装置から
の入出カシステム・リセットと全サブ・チャネルの割込
条件を初期化するクリア・チャネル命令を解読する命令
解読部をそなえると共に、当該クリア・チャネル命令の
解読結果に対応して上記入出力割込処理装置と上記ログ
・アウト動作とを省略して上記入出カシステム・リセッ
ト動作と上記全サブ・チャネルの割込条件を初期化する
動作とを起動するよう構成し、上記クリア・チャネル命
令を実行するようＫしたことを特徴としている。以下図
面を参照しつつ説明する。
クリア・チャネル命令を、簡単な構成上の変更のみで実
行できるようＫすることを目的としている。そしてその
ため２本発明のチャネル制御方式は、入出力装置に対す
る処理を制御すると共に、少なくとも入出力インタフェ
ースにおいてエラーが発生した際に、当該対応するチャ
ネルについて入出力割込処理動作とログ・アウト動作と
入出カシステム・リセット動作と当該チャネルに属する
全サブ・チャネルの割込条件を初期化する動作とを実行
する入出カシステムにおいて、ホスト中央処理装置から
の入出カシステム・リセットと全サブ・チャネルの割込
条件を初期化するクリア・チャネル命令を解読する命令
解読部をそなえると共に、当該クリア・チャネル命令の
解読結果に対応して上記入出力割込処理装置と上記ログ
・アウト動作とを省略して上記入出カシステム・リセッ
ト動作と上記全サブ・チャネルの割込条件を初期化する
動作とを起動するよう構成し、上記クリア・チャネル命
令を実行するようＫしたことを特徴としている。以下図
面を参照しつつ説明する。
第１Ｅはチャネル処理装置の構成を概念的に示す構成例
、第２図は従来会知のエラー旭珊機能を表わす７０−チ
ャート、第３図は本発明による処理を説明する一実施例
フローチャート、第４図は本発明の一実施例要部構成を
示す。
、第２図は従来会知のエラー旭珊機能を表わす７０−チ
ャート、第３図は本発明による処理を説明する一実施例
フローチャート、第４図は本発明の一実施例要部構成を
示す。
従来からチャネル処理装置（ＣＨＰ）は、第１図図示の
如き構成が採用されている。図中の符号１は対中央処ｍ
装置インタフェース、２は対主記憶装置インタフェース
、３は対人出方装置インタフェース、４は対コンソール
−インタフェース、５はオペレージ璽ン・コントロール
・ロジック、６はデータ・アクセス・コントロール・ロ
ジック、７はセントラル・インタフェースのコントロー
、ル・ロジック、８はシフティング・チャネル・ステー
タスであってチャネル・ステータスが成るタイミングで
割込まれまた成るタイばングで読堆られるべく上記各ａ
シック５，６．７と結合されているもの、９はレジスタ
およびステータティック部を表わしている。
如き構成が採用されている。図中の符号１は対中央処ｍ
装置インタフェース、２は対主記憶装置インタフェース
、３は対人出方装置インタフェース、４は対コンソール
−インタフェース、５はオペレージ璽ン・コントロール
・ロジック、６はデータ・アクセス・コントロール・ロ
ジック、７はセントラル・インタフェースのコントロー
、ル・ロジック、８はシフティング・チャネル・ステー
タスであってチャネル・ステータスが成るタイミングで
割込まれまた成るタイばングで読堆られるべく上記各ａ
シック５，６．７と結合されているもの、９はレジスタ
およびステータティック部を表わしている。
各インタフェース１，２．３，４は夫々の相手装置側と
のインタフェース制御を行なう。また図において、対入
出力インタフェースや、対土記憶装置インタフェースや
、レジスタおよびスタティック部９などにおいてエラー
が検出されると、上記各ロジック５，６．７は夫々のエ
ラー状態情報をシフティング・チャネル・ステータス８
上Ｅ表示し、また各ロジック５，６．７は当該エラー状
態情報を読敗って必要な対応処理を行なうよう構成され
ている。
のインタフェース制御を行なう。また図において、対入
出力インタフェースや、対土記憶装置インタフェースや
、レジスタおよびスタティック部９などにおいてエラー
が検出されると、上記各ロジック５，６．７は夫々のエ
ラー状態情報をシフティング・チャネル・ステータス８
上Ｅ表示し、また各ロジック５，６．７は当該エラー状
態情報を読敗って必要な対応処理を行なうよう構成され
ている。
入出力インタフェースなどにエラーが発生した場合、従
来カラ、オヘレーシ冒ンーコントロール・ロジック５が
シフティング・チャネル・ステータｘ（８０８）８の＋
０レジスタ猷階において上記エラー発生を検出し、第２
図図示フローチャートに示す如ぎ処理が、上記シフティ
ング・チャネル・ステータス（ｓｃｓ ） ｓ上での流
れに対応して実行するようにされている。即ち、エラー
の発生が検出されると、オペシーシ冒イ・コントロール
・ロジック５において、（１）エラー解析および入出力
割込動作、（―）エラー情報ログ・アウト動作、 （ｉ
ｔ）入出カシステム拳リセット動作、 ＯＶＩ全サブす
チャネルの割込条件初期化を実行するよ５Ｋして℃・る
。
来カラ、オヘレーシ冒ンーコントロール・ロジック５が
シフティング・チャネル・ステータｘ（８０８）８の＋
０レジスタ猷階において上記エラー発生を検出し、第２
図図示フローチャートに示す如ぎ処理が、上記シフティ
ング・チャネル・ステータス（ｓｃｓ ） ｓ上での流
れに対応して実行するようにされている。即ち、エラー
の発生が検出されると、オペシーシ冒イ・コントロール
・ロジック５において、（１）エラー解析および入出力
割込動作、（―）エラー情報ログ・アウト動作、 （ｉ
ｔ）入出カシステム拳リセット動作、 ＯＶＩ全サブす
チャネルの割込条件初期化を実行するよ５Ｋして℃・る
。
本発明においては、上記の点に着目して、上記クリア・
チャネル命令によって上記エラーの発生と同様な状態情
報を強制的に割込んでおき、第空図図示の如＜、オペレ
ージ璽ン・コントロール・ロジック５が上記エラーに対
応する処理を実行しようとしたときにクリア・チャネル
命令が存在していれば、上記０）エラー解析及び人出方
割込動作、 と（■）エラー情報ｐグ・アウト動作とを
スキップせしめるよ５Ｋしている。
チャネル命令によって上記エラーの発生と同様な状態情
報を強制的に割込んでおき、第空図図示の如＜、オペレ
ージ璽ン・コントロール・ロジック５が上記エラーに対
応する処理を実行しようとしたときにクリア・チャネル
命令が存在していれば、上記０）エラー解析及び人出方
割込動作、 と（■）エラー情報ｐグ・アウト動作とを
スキップせしめるよ５Ｋしている。
第４図は本発明の一実施例要部構成を示す。図中の符号
１． ５．７．８−０．８−１．８−２．８−３゜８−
５は第１図に対応している。またμはエラー表示フラグ
、１は割込状態フラグ、Ｓはシステム・リセット表示フ
ラグ、ＣＬＲＣＨはクリア・チャネル命令の存在を示す
。またオペレージ璽ン・コントロール・ロジック５内に
おいて、１０は割込み起動フラグ、１１は割込み制御手
段、１２はＣ８ｗ（チャネル・ステータス＃Ｉ）ストア
起動フラグ。
１． ５．７．８−０．８−１．８−２．８−３゜８−
５は第１図に対応している。またμはエラー表示フラグ
、１は割込状態フラグ、Ｓはシステム・リセット表示フ
ラグ、ＣＬＲＣＨはクリア・チャネル命令の存在を示す
。またオペレージ璽ン・コントロール・ロジック５内に
おいて、１０は割込み起動フラグ、１１は割込み制御手
段、１２はＣ８ｗ（チャネル・ステータス＃Ｉ）ストア
起動フラグ。
１３はＣ８Ｗストア制御手段、１４はログ・アウト起動
フラグ、１５はエラー情報ログｅアウト制御手段、１６
はサブ・チャネル状態初期化起動フラグ、１７はサブ・
チャネル状態初期化制御手段。
フラグ、１５はエラー情報ログｅアウト制御手段、１６
はサブ・チャネル状態初期化起動フラグ、１７はサブ・
チャネル状態初期化制御手段。
１８はチャネル状態初期化制御手段、１９はシステム・
リセット起動フラグ、２０はシステム・リセット監視制
御手段、２１ないし２３は夫々アンド回路、２４．２５
は夫々オア回路を表わす。
リセット起動フラグ、２０はシステム・リセット監視制
御手段、２１ないし２３は夫々アンド回路、２４．２５
は夫々オア回路を表わす。
て、２６は命令解読部、２７は制御部であって命令の有
効性などをチェックするもの、２８は条件コード制御手
段、２９．３０は夫々アンド回路。
効性などをチェックするもの、２８は条件コード制御手
段、２９．３０は夫々アンド回路。
３１はノット回路を表わす。
更にセントラル・インタフェース・コントロール・ロジ
ック７において、３２はシステム拳リセット制御手段を
表わしている。
ック７において、３２はシステム拳リセット制御手段を
表わしている。
（１） 通常のエラー処理の場合とは、レジスタ８−
００段階においてエラー表示フラグびが立てられている
形となり、オア回路２５を介して。
００段階においてエラー表示フラグびが立てられている
形となり、オア回路２５を介して。
レジスタ８−２上に割込状ｌＩ７ラグｉが書込まれる。
（２） この状態のまま、シフライング・チャネル・
ステータスがいわば一周まわって、レジスタ８−ＯＫ達
したと！、オペレージｌン・コントレール・ロジック（
ＯＣＬ）５は上記７ラグＮｃもとづいて１割込み起動７
ラグ１ｏをセットする。なおこの状態においてはクリア
・チャネル命令が存在していないために、図示■の点は
論理ｒＯＪでありかつ■の点は論理「１」である。
ステータスがいわば一周まわって、レジスタ８−ＯＫ達
したと！、オペレージｌン・コントレール・ロジック（
ＯＣＬ）５は上記７ラグＮｃもとづいて１割込み起動７
ラグ１ｏをセットする。なおこの状態においてはクリア
・チャネル命令が存在していないために、図示■の点は
論理ｒＯＪでありかつ■の点は論理「１」である。
（３） これＫよって１割込み制御子段１１が動作・
し、以下、順次、１２．１３，１４，１５．１６゜１７
．１８，１９が動作する。
し、以下、順次、１２．１３，１４，１５．１６゜１７
．１８，１９が動作する。
（４） そして、システム・リセット起動フラグ１９
によってレジスタ８−２上にシステム・リセット指示７
ラグ８を書込む。
によってレジスタ８−２上にシステム・リセット指示７
ラグ８を書込む。
（５）該シフティング・チャネル・ステータスがレジス
タ８−３に達したとき、上記フラグ８がセントラル・イ
ンメツ鼠−ス・コントロールｅロジック７に読込まれ、
システム・リセット制＼ 、 御手段３２によってシステム・リセットが行すわれる。
タ８−３に達したとき、上記フラグ８がセントラル・イ
ンメツ鼠−ス・コントロールｅロジック７に読込まれ、
システム・リセット制＼ 、 御手段３２によってシステム・リセットが行すわれる。
＠） この終了はレジスタ８−５に書込まれる。
そしてレジスタ８− Ｉ ＫＪＩって行りたときＫ。
システム・リセット監視制御手段２０によってチェック
され、この結果によって条件コード制御手段２８から条
件コードが中央処理装置側へ通知される。
され、この結果によって条件コード制御手段２８から条
件コードが中央処理装置側へ通知される。
通常のエラー処理の場合には上述の如く動作するよう構
成されているが、上述のクリア・チャネル命令が中央処
理装置から供給されてきたときには次の如く動作する。
成されているが、上述のクリア・チャネル命令が中央処
理装置から供給されてきたときには次の如く動作する。
（７）クリアーチャネル命令が供給されてくると。
命令解読部２６において解暉される。これによってアン
ド回路２９がオンされると、 ＣＬＲＣＨ信号が論理「
１」となる。また上記命令の有効性が確認されると、ア
ンド回路３０とオア回路２５とを介して、レジスタ８−
２上に割込状態フラグｉがセットされる。
ド回路２９がオンされると、 ＣＬＲＣＨ信号が論理「
１」となる。また上記命令の有効性が確認されると、ア
ンド回路３０とオア回路２５とを介して、レジスタ８−
２上に割込状態フラグｉがセットされる。
（８） この状態のまま、上記動作（２）と同様に、
シフティング・チャネル・ステニタスが一周まわって、
レジスタ８−ＯＫ達したときにオペレーシッン・コント
ロール・ロジック（ＯＣＬ）５ハこれを読込む。
シフティング・チャネル・ステニタスが一周まわって、
レジスタ８−ＯＫ達したときにオペレーシッン・コント
ロール・ロジック（ＯＣＬ）５ハこれを読込む。
（９）シかし、このときＣＬＲＣＨ信号が論理「０」で
あるために１割込起動フラグ１０はセットされない。そ
してアンド回路２１がオンされることとなる。これＫよ
って１図示２４．１４，２２゜１６．１７，１８．１９
が動作する。
あるために１割込起動フラグ１０はセットされない。そ
してアンド回路２１がオンされることとなる。これＫよ
って１図示２４．１４，２２゜１６．１７，１８．１９
が動作する。
（２）以下の動作は、上記動作（４）、 （５）、 （
６）といわば全く同様である。
６）といわば全く同様である。
以上説明した如く１本発明によれば、いわば既存のエラ
ー処理に対応する一部の一部を利用して。
ー処理に対応する一部の一部を利用して。
新しいクリア・チャネ′ル命令を簡単に実行することが
可能となる。
可能となる。
第１図はチャネル処理装置の構成を概念的に示す構成例
、第２図は従来公知のエラー処理機能を表わすフローチ
ャート、第３図は本発明による処理を説明する一実施例
フローチャート、第４図は本発明の一実施例要部構成を
示す。 図中１は対中央処理装置インタフェース、２は対主記憶
装置インタフェース、３は対入出力装置インタフェース
、５はオペレージ望ン・コントロール１０シツク、６は
データ・アクセス−コントロール自ロジック、７はセン
トラル・インタフェース・コンドロール１．−ロジツク
、８はシフティング・チャネル・ステータ′ス、１０は
割込み起動フ・アウト起動フラグ、１６はサブ・チャネ
ル状態初期化起動フラグ、１９はシステム拳すセＦ）起
動フラグ、２６は命令解読部を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 ′ｉ″２品 ｔ−３１１
、第２図は従来公知のエラー処理機能を表わすフローチ
ャート、第３図は本発明による処理を説明する一実施例
フローチャート、第４図は本発明の一実施例要部構成を
示す。 図中１は対中央処理装置インタフェース、２は対主記憶
装置インタフェース、３は対入出力装置インタフェース
、５はオペレージ望ン・コントロール１０シツク、６は
データ・アクセス−コントロール自ロジック、７はセン
トラル・インタフェース・コンドロール１．−ロジツク
、８はシフティング・チャネル・ステータ′ス、１０は
割込み起動フ・アウト起動フラグ、１６はサブ・チャネ
ル状態初期化起動フラグ、１９はシステム拳すセＦ）起
動フラグ、２６は命令解読部を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 ′ｉ″２品 ｔ−３１１
Claims (1)
- 【特許請求の範囲】 入出力装置に対する処理を制御すると共に、少なくとも
入出力インメツエースにおいてエラーが発生した際に、
当鋏対応するチャネルについ【入出力割込処理動作とロ
グ・アウト動作と入出カシステム・リセット動作と当咳
チャネルに属する全誉プ・チャネルの割込条件を初期化
する動作とを実行する入出カシステムにおいて、ホスト
中央見場装置からの入出カシステム・リセットと全サブ
ｅチャネルの割込条件を初期化するクリア・チャネル命
令を鱗読する命令解Ｉｌ！部をそなえると共に。 畠該クリア・チャネル命令の解読結果に対応して上記入
出力割込処理装置と上記ログ・アウト動作とを省略して
上記入出カシステム・リセット動作と上記全サブ・チャ
ネルの割込条件を初期化する動作とを起動するよう構成
し、上記クリア・チャネル命令を実行するよう圧したこ
とを特徴とするチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101493A JPS583013A (ja) | 1981-06-30 | 1981-06-30 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101493A JPS583013A (ja) | 1981-06-30 | 1981-06-30 | チヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583013A true JPS583013A (ja) | 1983-01-08 |
| JPS6148185B2 JPS6148185B2 (ja) | 1986-10-23 |
Family
ID=14302187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101493A Granted JPS583013A (ja) | 1981-06-30 | 1981-06-30 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583013A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202257A (ja) * | 1985-03-05 | 1986-09-08 | Fujitsu Ltd | チヤネル初期化制御方式 |
| JPS6273913U (ja) * | 1985-10-25 | 1987-05-12 |
-
1981
- 1981-06-30 JP JP56101493A patent/JPS583013A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202257A (ja) * | 1985-03-05 | 1986-09-08 | Fujitsu Ltd | チヤネル初期化制御方式 |
| JPS6273913U (ja) * | 1985-10-25 | 1987-05-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6148185B2 (ja) | 1986-10-23 |
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