JPS5830154A - 固定記憶半導体装置およびその製造方法 - Google Patents
固定記憶半導体装置およびその製造方法Info
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- JPS5830154A JPS5830154A JP56128450A JP12845081A JPS5830154A JP S5830154 A JPS5830154 A JP S5830154A JP 56128450 A JP56128450 A JP 56128450A JP 12845081 A JP12845081 A JP 12845081A JP S5830154 A JPS5830154 A JP S5830154A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
- H10P30/212—Through-implantation
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は納期短！Ｉを可能とした固定記憶半４体装置お
よびその製造方法に関する。
よびその製造方法に関する。
読出し専用のメモリーとして広く用いられている固定記
憶半導体装置（以下ＲＯＭという）の一種として１記憶
セル用の多数のＭＯＢ ）ランジスタのなかから任意に
選択したＭＯＢ ）ツンジスタのチャンネル領域にのみ
不純物をイオン注入し、前記選択されたＭＯＢ ）ラン
ジスタの闇値電圧ｔｉ化させることによ）情報書込みを
行なうＲＯＭが知られている（ｌＦ＃公ＦｉＥ５５−２
５５０２）。
憶半導体装置（以下ＲＯＭという）の一種として１記憶
セル用の多数のＭＯＢ ）ランジスタのなかから任意に
選択したＭＯＢ ）ツンジスタのチャンネル領域にのみ
不純物をイオン注入し、前記選択されたＭＯＢ ）ラン
ジスタの闇値電圧ｔｉ化させることによ）情報書込みを
行なうＲＯＭが知られている（ｌＦ＃公ＦｉＥ５５−２
５５０２）。
これは固定マスク式ＲＯＭと呼ばれるものの一つである
が、以下この形式のＲＯＭ ｉイオン注入式ＲＯＭと言
う。
が、以下この形式のＲＯＭ ｉイオン注入式ＲＯＭと言
う。
２１４１図はイオン注入式ＲＯＭにおけるＮＡＮＤ方式
の記憶プロ、りのｌｌ’ｌｌｔ示す回路図である０、同
図において％ Ｔｒｉ〜丁ｒ６は記憶セル用のＭＯＢ
）ランジスタであシ、Ｔｒ８＠ｌは多数の記憶プロ。
の記憶プロ、りのｌｌ’ｌｌｔ示す回路図である０、同
図において％ Ｔｒｉ〜丁ｒ６は記憶セル用のＭＯＢ
）ランジスタであシ、Ｔｒ８＠ｌは多数の記憶プロ。
りの中の一つｔ選択するＭｏｌ ）ランゾスタ、Ｔｒｄ
はダイスチャージ用のＭＯＢ ）ランジスタである０丁
ｒ１〜Ｔｒ＋ｌのうちｘ印管付したＴｒｉおよびＴｒＪ
は、チャンネル領域に不純物をイオン注入されて常時Ｏ
ｎ状態とされることによシ情報書込みが行なわれている
。この記憶！ロックがセレクトｉＩ８・番からの信号に
よル選択されてプリチャージされ、更にディスチャージ
パルス用配線φからのディスチャージ信号によ）Ｔｒφ
がオンされると、アドレスツインムＬ１〜ＡＬ−からの
入力信号からぬ殿方式による出力信号が取シ出され、こ
れによ〕τｒ１〜〒ｒｅに書き込まれた情報が読出され
る。
はダイスチャージ用のＭＯＢ ）ランジスタである０丁
ｒ１〜Ｔｒ＋ｌのうちｘ印管付したＴｒｉおよびＴｒＪ
は、チャンネル領域に不純物をイオン注入されて常時Ｏ
ｎ状態とされることによシ情報書込みが行なわれている
。この記憶！ロックがセレクトｉＩ８・番からの信号に
よル選択されてプリチャージされ、更にディスチャージ
パルス用配線φからのディスチャージ信号によ）Ｔｒφ
がオンされると、アドレスツインムＬ１〜ＡＬ−からの
入力信号からぬ殿方式による出力信号が取シ出され、こ
れによ〕τｒ１〜〒ｒｅに書き込まれた情報が読出され
る。
ところで、従来のイオン注入式ＲＯＭにおいて、上記回
路図中の破線で囲んだ部分の構造は累２図〜纂４図に示
す通〕である。纂２図、はそのΔターン平面図、第３図
は纂２図ｍ−門脳に沿う断面図、纂４図は第２図Ｖ−■
碌に沿う断面図である。これらの図において、１はｐｍ
シリコン基板である。骸Ｐ鳳シリーン基板には選択酸化
によ）厚いフィールド駿化膜２が形成され、このフィー
ルド酸化１［ｊによ３１８ＤＧ領域Ｉが分離されている
。賦８ＤＧ領域ｌにはＭ０８トランジスタのソース領域
およびドレイン領域となる♂製不純物領域４１〜４４が
形成されているＯこの♂型不純物領域４１〜４４の夫々
は隣接するトランジスタのソース領域およびドレイン領
域となる・また・ＳＤＧ領域ｌの嵌面には？−）−酸化
膜５が形成されている。そして、♂型不純物領域４１〜
４４の間のチャンネル領域上にはこのｒ−ト酸化膜５會
介して、ＴｒＪ −Ｔｒｇのｒ−ト電極となる多結晶シ
リコン−ターン６１〜６畠が８ＤＧ領域と直交する方向
に形成され、峡多結晶シリコン層＃１〜Ｃｓはアドレス
ラインＡＬｓ〜ムＬ、としてフィールド酸化１ｘｚ上に
延在している。こうして、第２図に示す位置にＴｒＪ・
Ｔｒ４ａＴｒｉが形成１れている。そして、ＴｒＪのチ
ャンネル領域には情報書込みのためのイオン注入によ）
ソース、ドレイン関を連結する♂蓋不純物ｉ＃Ｒ城ｒが
形成されており、この結果、ＴｒＪはトランジスタＯＷ
Ａ耗を失ない常時ｏｎ状態になっている。ａは全面に堆
積場れた層関絶縁編としてノＣＶＤ −ｇｉｏ、 Ｊｉ
ａでＪｂＪ＋ｓ 賦ＣＶＤ−８１０．撫上には出力配線
としてのアルミニウム配！１９が形成されている。この
アル建ニウム配ａＳは多数の記憶プロ、りの出力端子間
を接続しておシ、集積度向上の観点から８ＤＧ領域１上
に配置されている。１０はΔツシペーシ、ン膜である。
路図中の破線で囲んだ部分の構造は累２図〜纂４図に示
す通〕である。纂２図、はそのΔターン平面図、第３図
は纂２図ｍ−門脳に沿う断面図、纂４図は第２図Ｖ−■
碌に沿う断面図である。これらの図において、１はｐｍ
シリコン基板である。骸Ｐ鳳シリーン基板には選択酸化
によ）厚いフィールド駿化膜２が形成され、このフィー
ルド酸化１［ｊによ３１８ＤＧ領域Ｉが分離されている
。賦８ＤＧ領域ｌにはＭ０８トランジスタのソース領域
およびドレイン領域となる♂製不純物領域４１〜４４が
形成されているＯこの♂型不純物領域４１〜４４の夫々
は隣接するトランジスタのソース領域およびドレイン領
域となる・また・ＳＤＧ領域ｌの嵌面には？−）−酸化
膜５が形成されている。そして、♂型不純物領域４１〜
４４の間のチャンネル領域上にはこのｒ−ト酸化膜５會
介して、ＴｒＪ −Ｔｒｇのｒ−ト電極となる多結晶シ
リコン−ターン６１〜６畠が８ＤＧ領域と直交する方向
に形成され、峡多結晶シリコン層＃１〜Ｃｓはアドレス
ラインＡＬｓ〜ムＬ、としてフィールド酸化１ｘｚ上に
延在している。こうして、第２図に示す位置にＴｒＪ・
Ｔｒ４ａＴｒｉが形成１れている。そして、ＴｒＪのチ
ャンネル領域には情報書込みのためのイオン注入によ）
ソース、ドレイン関を連結する♂蓋不純物ｉ＃Ｒ城ｒが
形成されており、この結果、ＴｒＪはトランジスタＯＷ
Ａ耗を失ない常時ｏｎ状態になっている。ａは全面に堆
積場れた層関絶縁編としてノＣＶＤ −ｇｉｏ、 Ｊｉ
ａでＪｂＪ＋ｓ 賦ＣＶＤ−８１０．撫上には出力配線
としてのアルミニウム配！１９が形成されている。この
アル建ニウム配ａＳは多数の記憶プロ、りの出力端子間
を接続しておシ、集積度向上の観点から８ＤＧ領域１上
に配置されている。１０はΔツシペーシ、ン膜である。
さて、イオン注入式ＲＯＭは他の固定マスク式ＲＯＭと
同様に、ニーデーの畳望に応じた情報を書き込んだ状態
で出荷される。そして、納期の短縮上図るために、通常
は情報書込みの直前の工＠まで終了したものを中間製品
としてストックしておき、受注した段階で情報書込み以
降の工Ｓｔ行なうといつた主意形態が採用されている・
従うて、情報の書込みは全製造工程のうちできる＠〕後
の工程で行なうのが望ましい、しかしながら、シリコン
基板１へのイオン注入による不純物ドープは現在量も進
んだダブルチャージイオン注入法による場合にも多結晶
シリコンパターン６露の上から行なうのが限度でＴｏ枳
その上Ｋｊ！にＣＶＤ−８１０，族８等を積層した状態
で行なうのは不可能である。そこで、従来のイオン注入
式ＲＯＭにおける情報書込みは、ｒ−）酸化膜５を形成
した後、または最も遅い場合でも多結晶シリプンノ臂タ
ーン６１〜−３管形成した段階で行なわれておシ、最近
特に厳しくなっているエンジニアリングサンプルの納期
短縮に李 対するユーザーの要求廿（充分対応し得ないといつ九問
題が生じている。エンジニアリングサンプルは、発注し
たＲＯＭが所期の設計通シに動作するかどうかｔｓ−−
デーが確昭するためのサングルでＴｏＬ このサンプル
に対する納期短縮の要求は今後更に強くなるものと予ｍ
される。
同様に、ニーデーの畳望に応じた情報を書き込んだ状態
で出荷される。そして、納期の短縮上図るために、通常
は情報書込みの直前の工＠まで終了したものを中間製品
としてストックしておき、受注した段階で情報書込み以
降の工Ｓｔ行なうといつた主意形態が採用されている・
従うて、情報の書込みは全製造工程のうちできる＠〕後
の工程で行なうのが望ましい、しかしながら、シリコン
基板１へのイオン注入による不純物ドープは現在量も進
んだダブルチャージイオン注入法による場合にも多結晶
シリコンパターン６露の上から行なうのが限度でＴｏ枳
その上Ｋｊ！にＣＶＤ−８１０，族８等を積層した状態
で行なうのは不可能である。そこで、従来のイオン注入
式ＲＯＭにおける情報書込みは、ｒ−）酸化膜５を形成
した後、または最も遅い場合でも多結晶シリプンノ臂タ
ーン６１〜−３管形成した段階で行なわれておシ、最近
特に厳しくなっているエンジニアリングサンプルの納期
短縮に李 対するユーザーの要求廿（充分対応し得ないといつ九問
題が生じている。エンジニアリングサンプルは、発注し
たＲＯＭが所期の設計通シに動作するかどうかｔｓ−−
デーが確昭するためのサングルでＴｏＬ このサンプル
に対する納期短縮の要求は今後更に強くなるものと予ｍ
される。
本発明は上述の事情に鑑みてなされたもので、従来のイ
オン注入式ＲＯＭ Ｋ較べて納期を著しく短縮すること
が可能で、ニーデーの納期ＩＩｉ縮の要望に充分に応え
得るイオン注入式ＲＯＭの構造およびその製造方法を提
供するものである。
オン注入式ＲＯＭ Ｋ較べて納期を著しく短縮すること
が可能で、ニーデーの納期ＩＩｉ縮の要望に充分に応え
得るイオン注入式ＲＯＭの構造およびその製造方法を提
供するものである。
以下第５図〜第１Ｏ図を参照して本発明の実施例ｔｓ明
する。
する。
纂５図は本発明の１実施例によシ構成されるイオン注入
式ＲＯＭにおける記憶プロ、りの回路構成図である。こ
の基本的な動作Ｆｉ語１図の場合と同様であるので省略
する。ただし、この回路構成は二つの記憶プロ、りが対
になっている点で第１図の場合と異な〉、そのために補
助的な二つのディスチャージパルス用配線φ・ム。
式ＲＯＭにおける記憶プロ、りの回路構成図である。こ
の基本的な動作Ｆｉ語１図の場合と同様であるので省略
する。ただし、この回路構成は二つの記憶プロ、りが対
になっている点で第１図の場合と異な〉、そのために補
助的な二つのディスチャージパルス用配線φ・ム。
φ・τが用いられている。
第６図は第５図の回路構Ｐ、ｔ＊現した本発明の１実施
例になるイオン注入式ＲＯＭの記憶プｎツクを示すパタ
ーン平面図、第７図は第６図■−■線に沿う断′＠図、
＄Ｉ８図は第６図曹−■線に沿う断面図でめる・これ等
の図において％ＩＪはｐ１ｊ１シリ；ン基板である。該
ｐｊｉシリコン基板１１には選択酸化法によシフイール
ド酸化膜１２が形成され、諌フィールド酸化ｌ［１２に
よｐ基部と二本の枝Ｓ會有する；字形の８ＤＧ領域１３
ｓおよび該８ＤＧ領域Ｌ↓の二本の枝部先端に接続した
ｗｉｉ状のアース配線用拡散配線層領域１４が分離され
ている。上記コ字形８ＤＧ領域ＪＪにはＭ０８トランジ
スタのチャンネル領域となる基部方向の帯状領域で分離
された複数の一証不純物領域１１．１１−が形成されて
いる（絽６図中ではこの／型不純物領域を付点領域で示
す）。
例になるイオン注入式ＲＯＭの記憶プｎツクを示すパタ
ーン平面図、第７図は第６図■−■線に沿う断′＠図、
＄Ｉ８図は第６図曹−■線に沿う断面図でめる・これ等
の図において％ＩＪはｐ１ｊ１シリ；ン基板である。該
ｐｊｉシリコン基板１１には選択酸化法によシフイール
ド酸化膜１２が形成され、諌フィールド酸化ｌ［１２に
よｐ基部と二本の枝Ｓ會有する；字形の８ＤＧ領域１３
ｓおよび該８ＤＧ領域Ｌ↓の二本の枝部先端に接続した
ｗｉｉ状のアース配線用拡散配線層領域１４が分離され
ている。上記コ字形８ＤＧ領域ＪＪにはＭ０８トランジ
スタのチャンネル領域となる基部方向の帯状領域で分離
された複数の一証不純物領域１１．１１−が形成されて
いる（絽６図中ではこの／型不純物領域を付点領域で示
す）。
＃１１＋型不純物領域１６．１６・・・はＭ０８トラン
ノスタのソース、ドレイン領域となる・この♂製不純物
領域１５．１５・・・間の前記帯状のチャンネル領域上
にはｒ−）酸化Ｍｌ ｇ１介してダート電極となる多結
晶シリ；ンノダターン１１１〜１１・が形成されている
・このうち−多結晶シリコンノ臂ターン１１Ｍは８ＤＧ
領域りの基部上七二分するように交差して形成され、セ
レク）１１ｓ＠１としてフィールド酸化膜１２上に延在
している・他方、多結晶シリコンＩすをン１１３〜１７
・は夫々コ字形８ＧＤ領域１３の二本の枝部上を交差し
て形成され、アドレス２インＡＬＩ〜Ａｌｌ としてフ
ィールド酸化膜１２上に延在している・ｔた、多結晶シ
リコンツタターン１１！。
ノスタのソース、ドレイン領域となる・この♂製不純物
領域１５．１５・・・間の前記帯状のチャンネル領域上
にはｒ−）酸化Ｍｌ ｇ１介してダート電極となる多結
晶シリ；ンノダターン１１１〜１１・が形成されている
・このうち−多結晶シリコンノ臂ターン１１Ｍは８ＤＧ
領域りの基部上七二分するように交差して形成され、セ
レク）１１ｓ＠１としてフィールド酸化膜１２上に延在
している・他方、多結晶シリコンＩすをン１１３〜１７
・は夫々コ字形８ＧＤ領域１３の二本の枝部上を交差し
て形成され、アドレス２インＡＬＩ〜Ａｌｌ としてフ
ィールド酸化膜１２上に延在している・ｔた、多結晶シ
リコンツタターン１１！。
１１＄も８ＤＧ領域ノーＪの二本の枝部上を交差して形
成され〜ディスチャージパルス用配線φ・人。
成され〜ディスチャージパルス用配線φ・人。
φ・Ｘとしてフィールド醸化ｊ［１２上に延在している
。さて、上記構成によシ、；字形８ＤＧ領域１３の基部
と多結晶シリコンノ９ターフ１１１の交差部にはＴｒ
Ｂ１１が形成されている・他方・８ＤＧ領域１３の一方
の枝部上には多結晶シリコン／４ター／１ｒ！〜１ｒ＠
との交差部にメモリーセル用のＴｒ１〜Ｔｒｉが形成場
れ、多結晶シリコンパターン１ｒγ 、ＪＦ・との交差
部分にはＴｒφ、〒ｒ′ｉが形成されている。ま九、８
ＤＧ領域１３の他方の枝部上にも同様に、多結晶シリコ
ンパターン１１富〜１１−との交差部にＴｒｌ’〜Ｔｒ
５’、およびＴｒφ’ ｅ Ｔｒｙ’が形成されている
。これらのＭＯ８）ランジスタのうち、メモリーセル用
のＴｒｌ ＃ ＴｒＪ ＃ Ｔｒｙ’ ＠ Ｔｒ５’の
チャンネル領域にはイオン注５人によシ♂浚不純物領域
１８が形成されており、該Ｉ＋証不純物領域１８によシ
ンース、ドレイン間が導通されて情報の書き込みが行な
われている。また、ディスチャージ用のＴｒφ’ ｒ
Ｔｒｌのチャンネル領域にもイオン注入によルソース、
ドレイン間管導遇するＥ”！不純物領域１１が形成され
ている。従うて、φ・ムはＴｒφによルＴｒＪ〜Ｔｒｉ
０５’イスチャージ／母ルス用配線と１に如、φ・τは
Ｔｒｄ’によシＴｒＪ’〜Ｔｒ５’のディスチャージノ
臂ルス用配線になっている。なお、ＳＤＧ領域１３の枝
部先端に接続して形成されたアース配縁用拡散配縁層領
域１４には！１＋型不純物領域が形成されて、上記記憶
プロ、りのアース配線層となっている（以下これをアー
ス配縁層Ｊ４という）、更に一アース配蔵層１４の反対
側にもアース配＠１４ｆ共有した上記と同様の記憶プロ
ダクが形成てれている。
。さて、上記構成によシ、；字形８ＤＧ領域１３の基部
と多結晶シリコンノ９ターフ１１１の交差部にはＴｒ
Ｂ１１が形成されている・他方・８ＤＧ領域１３の一方
の枝部上には多結晶シリコン／４ター／１ｒ！〜１ｒ＠
との交差部にメモリーセル用のＴｒ１〜Ｔｒｉが形成場
れ、多結晶シリコンパターン１ｒγ 、ＪＦ・との交差
部分にはＴｒφ、〒ｒ′ｉが形成されている。ま九、８
ＤＧ領域１３の他方の枝部上にも同様に、多結晶シリコ
ンパターン１１富〜１１−との交差部にＴｒｌ’〜Ｔｒ
５’、およびＴｒφ’ ｅ Ｔｒｙ’が形成されている
。これらのＭＯ８）ランジスタのうち、メモリーセル用
のＴｒｌ ＃ ＴｒＪ ＃ Ｔｒｙ’ ＠ Ｔｒ５’の
チャンネル領域にはイオン注５人によシ♂浚不純物領域
１８が形成されており、該Ｉ＋証不純物領域１８によシ
ンース、ドレイン間が導通されて情報の書き込みが行な
われている。また、ディスチャージ用のＴｒφ’ ｒ
Ｔｒｌのチャンネル領域にもイオン注入によルソース、
ドレイン間管導遇するＥ”！不純物領域１１が形成され
ている。従うて、φ・ムはＴｒφによルＴｒＪ〜Ｔｒｉ
０５’イスチャージ／母ルス用配線と１に如、φ・τは
Ｔｒｄ’によシＴｒＪ’〜Ｔｒ５’のディスチャージノ
臂ルス用配線になっている。なお、ＳＤＧ領域１３の枝
部先端に接続して形成されたアース配縁用拡散配縁層領
域１４には！１＋型不純物領域が形成されて、上記記憶
プロ、りのアース配線層となっている（以下これをアー
ス配縁層Ｊ４という）、更に一アース配蔵層１４の反対
側にもアース配＠１４ｆ共有した上記と同様の記憶プロ
ダクが形成てれている。
仁うして記憶ブ四、りが形成されたシリコン基板１１上
には層間絶縁属としてＣＶＤ−８１０２換Ｊ９が全面に
堆積され、しかも、イオン注入によシ♂型不純物領域１
８が形成畜九九領域、即ち、Ｔｒｉ 、 ＴｒＪ 、
Ｔｒｙ’ ＊ Ｔｒ５’ ｅ Ｔｒ″ｄ ｅ Ｔｒｄ’
のチャンネル領域上にはＣＶＤ −８１０２膜１９ｆ貫
通する開して各記憶プロ、りの出力端を接続するアルミ
ニウム配１１２２がパターンユング形成されており、咳
アル建ニウム配＊ＺＸは前記コ字形８ＤＧ領域！３０枝
部関に配設されている。従って、シリコン基板１１に形
成された各トランジスタのチャンネル領域上にはアル建
ニウム配置ｉ！、？Ｊは存在しない、２３は全面に堆積
され次燐硅酸ガラスｉｌ （ＰａＧ展）等からなるパ、
シペーシ。
には層間絶縁属としてＣＶＤ−８１０２換Ｊ９が全面に
堆積され、しかも、イオン注入によシ♂型不純物領域１
８が形成畜九九領域、即ち、Ｔｒｉ 、 ＴｒＪ 、
Ｔｒｙ’ ＊ Ｔｒ５’ ｅ Ｔｒ″ｄ ｅ Ｔｒｄ’
のチャンネル領域上にはＣＶＤ −８１０２膜１９ｆ貫
通する開して各記憶プロ、りの出力端を接続するアルミ
ニウム配１１２２がパターンユング形成されており、咳
アル建ニウム配＊ＺＸは前記コ字形８ＤＧ領域！３０枝
部関に配設されている。従って、シリコン基板１１に形
成された各トランジスタのチャンネル領域上にはアル建
ニウム配置ｉ！、？Ｊは存在しない、２３は全面に堆積
され次燐硅酸ガラスｉｌ （ＰａＧ展）等からなるパ、
シペーシ。
ン膜である・
上記構成からなるイオン注入式ＲＯＭは、アルミニウム
配＠１１が各トランジスタのチャンネル領域上に形成さ
れておらず、しかも、イオン注入によりトランジスタの
チャンネル領域に形成し些−渥不純物領域１８上にはｃ
ｖ’ｏ−５ｔｏ２膜１１１１ｉ：貫通する開孔１１ＪＦ
が形成されていることから、下記製造方法の実施例に示
すように、イオン注入による情報書込みの工Ｓｔ従米よ
りも数工程後に行なうことができる。
配＠１１が各トランジスタのチャンネル領域上に形成さ
れておらず、しかも、イオン注入によりトランジスタの
チャンネル領域に形成し些−渥不純物領域１８上にはｃ
ｖ’ｏ−５ｔｏ２膜１１１１ｉ：貫通する開孔１１ＪＦ
が形成されていることから、下記製造方法の実施例に示
すように、イオン注入による情報書込みの工Ｓｔ従米よ
りも数工程後に行なうことができる。
以下、＠９図（ａ）〜（ｉ）を参照して、第６図〜第８
ｒＩＡのイオン注入式ＲＯＭを得る製造方法の１実施例
管説明する。なお、第９図（ａ）〜（１）は第８図と同
一断面で示す各工程における断面図である。
ｒＩＡのイオン注入式ＲＯＭを得る製造方法の１実施例
管説明する。なお、第９図（ａ）〜（１）は第８図と同
一断面で示す各工程における断面図である。
（１） まず、ＰＷシリ；ン基板１１の狭面を熱酸化
して全面を熱酸化８１０２８１４で被覆し、ＣＶＤ法に
より更に膜厚３０００Ｘのシリコン窒化膜を堆積した後
、該シリコン窒化膜をパターンユングしてＳＤＧ領域予
足部および拡散配線層領域予定部上を覆うシリコン箪化
膜パターン２５を形成する。続いて・該シリコン窒化膜
パターン２５をマスクとしてがロンを例えばイオン注入
し、フィールド領域の反転防止処理を行なう（Ｍ９図（
ａ）図示）。
して全面を熱酸化８１０２８１４で被覆し、ＣＶＤ法に
より更に膜厚３０００Ｘのシリコン窒化膜を堆積した後
、該シリコン窒化膜をパターンユングしてＳＤＧ領域予
足部および拡散配線層領域予定部上を覆うシリコン箪化
膜パターン２５を形成する。続いて・該シリコン窒化膜
パターン２５をマスクとしてがロンを例えばイオン注入
し、フィールド領域の反転防止処理を行なう（Ｍ９図（
ａ）図示）。
（１１）次にｔシリコン窒化膜パターン２Ｂ？：耐酸化
性マスクとしてウェット酸化を行ない、フィールド領域
に膜厚１μｍの厚いフィールド酸化膜１２を形成し、こ
れによ、９８ＤＧ領域Ｌノおよび拡散配線層領域１４を
分離形成する（同図負）図示）。
性マスクとしてウェット酸化を行ない、フィールド領域
に膜厚１μｍの厚いフィールド酸化膜１２を形成し、こ
れによ、９８ＤＧ領域Ｌノおよび拡散配線層領域１４を
分離形成する（同図負）図示）。
（ｌｉｉ） 次に、シリコン窒化膜パターン２５およ
び熱酸化５ＳＯ２換２４１に順次エツチング除去した後
、露出し几ＳＤＧ領域１３０表面を再度熱酸化してｌｌ
ｌ［厚１０００Ｘのダート酸化１［１６を形成する（同
図（＠）図示）。
び熱酸化５ＳＯ２換２４１に順次エツチング除去した後
、露出し几ＳＤＧ領域１３０表面を再度熱酸化してｌｌ
ｌ［厚１０００Ｘのダート酸化１［１６を形成する（同
図（＠）図示）。
ｊψ 次に、ＣＶＤ法によシ全面に多結晶シリコン層管
堆積した後１これｔ７ｔトエングレービンググロセス（
以下ＰＥＰという）にょシ７タターンユングして、多結
晶シリコーンパターン１７１〜１ｌ−ｔ−形成する（同
図（ｄ）図示）。
堆積した後１これｔ７ｔトエングレービンググロセス（
以下ＰＥＰという）にょシ７タターンユングして、多結
晶シリコーンパターン１７１〜１ｌ−ｔ−形成する（同
図（ｄ）図示）。
なお１多結晶シリコンパターン１１１〜１１１と拡散層
との直接的なコンタクトを形成する場合には・多結晶シ
リコン層管堆積する前に・ＰＩＰによｐ；ンタクト形成
予定部におけるｒ−ト酸化属１１１除去しておく・ υ 次Ｋ、多結晶シリ；ン／ダター７１ｒ１〜１１畠會
マスクとしてｒ−ト酸化膜１６の不要部分を工、チンダ
除去した後１．全面にＰＳＧ膜２膜管６積する。ｌ！い
て窒素ガス雰囲気下で熱処理することによ、Ｄ、ＰＲＧ
Ｉ［Ｊｇを拡散源として燐をＰ厘シリコン基板１１内に
熱拡散し、ＳＤＧ領域ＪＪにはＭＯ８）ッンゾスタのソ
ース・ドレイン領域となる１１＋ｍ不純物領域ＩＩＩ、
１５・・・【、また拡散配線層領域１４にはアース配線
となるｌＩ製不純物領域ｔ−ｍ成する（Ｆ１図（・）図
示）。
との直接的なコンタクトを形成する場合には・多結晶シ
リコン層管堆積する前に・ＰＩＰによｐ；ンタクト形成
予定部におけるｒ−ト酸化属１１１除去しておく・ υ 次Ｋ、多結晶シリ；ン／ダター７１ｒ１〜１１畠會
マスクとしてｒ−ト酸化膜１６の不要部分を工、チンダ
除去した後１．全面にＰＳＧ膜２膜管６積する。ｌ！い
て窒素ガス雰囲気下で熱処理することによ、Ｄ、ＰＲＧ
Ｉ［Ｊｇを拡散源として燐をＰ厘シリコン基板１１内に
熱拡散し、ＳＤＧ領域ＪＪにはＭＯ８）ッンゾスタのソ
ース・ドレイン領域となる１１＋ｍ不純物領域ＩＩＩ、
１５・・・【、また拡散配線層領域１４にはアース配線
となるｌＩ製不純物領域ｔ−ｍ成する（Ｆ１図（・）図
示）。
なお・同図（・＞ｏｗｒｒｗｔにはｔ溢不純切領域１５
゜１５・・・およびアース配＠１４は現われていない・
（■１）次に、ＰｇＧ膜２ｄｔ−除去シタ後、ＣＶＤ法
により層間絶縁膜となる膜厚ｌμのＣＶＤ−８１０２膜
１９ｆ堆積する（同図（ｆ）図示）。
゜１５・・・およびアース配＠１４は現われていない・
（■１）次に、ＰｇＧ膜２ｄｔ−除去シタ後、ＣＶＤ法
により層間絶縁膜となる膜厚ｌμのＣＶＤ−８１０２膜
１９ｆ堆積する（同図（ｆ）図示）。
（Ｖｌｉ） 久に、ＰＫＰ Ｋよｊｊ） ＣＶＤ −
８１０，膜１９にコンタクトホール２１を開孔した後、
アルミニウムの蒸着およびパターンエングを行なりて、
８ＤＧ領域１Ｂの二本の枝部間におけるＣＶＤ −８１
０２膜１９上にアルミニウム配置１ Ｊ ｘ ＠形成す
る（同図−）図示）。
８１０，膜１９にコンタクトホール２１を開孔した後、
アルミニウムの蒸着およびパターンエングを行なりて、
８ＤＧ領域１Ｂの二本の枝部間におけるＣＶＤ −８１
０２膜１９上にアルミニウム配置１ Ｊ ｘ ＠形成す
る（同図−）図示）。
（ＶＵ＋） 次に、ＭＯＢ ）ランジスタＴｒＪ ＃
ＴｒＪ ｓＴｒφおよびＴｒｙ’ ＊ Ｔｒｌｉ’
ｅ Ｔｒφ′のチャンネル領域上に細孔１ｌｓｔ−有す
るレゾストパターン２１を形成した後、該レジスタパタ
ーン２１ｔマスクとしてＣＶＤ−８１０□換１りを工、
チンダすることにｊ ｐ ＣＶＤ１ｉＯ□＠ Ｊ ＃
を貫通する開孔部２０を形成する。続いて、レジストパ
ターンＪＦＩマスクとして燐ｔイオン注入することによ
シ、開孔部２０下のチャンネル領域にソース・ドレイン
関を導通させる／Ｗ不純物領域１１を形成する（同図伽
）図示）。
ＴｒＪ ｓＴｒφおよびＴｒｙ’ ＊ Ｔｒｌｉ’
ｅ Ｔｒφ′のチャンネル領域上に細孔１ｌｓｔ−有す
るレゾストパターン２１を形成した後、該レジスタパタ
ーン２１ｔマスクとしてＣＶＤ−８１０□換１りを工、
チンダすることにｊ ｐ ＣＶＤ１ｉＯ□＠ Ｊ ＃
を貫通する開孔部２０を形成する。続いて、レジストパ
ターンＪＦＩマスクとして燐ｔイオン注入することによ
シ、開孔部２０下のチャンネル領域にソース・ドレイン
関を導通させる／Ｗ不純物領域１１を形成する（同図伽
）図示）。
（ｉｘ） 次に、レジストパターン２１を除去し友後
、全面にＰＥＧ ｊｌ［を堆積してΔ、シペーション膜
２Ｊを形成し１第６図〜第８図のイオン注入式ＲＯＭ
ｌ得る（同図（ｉ）図示）。
、全面にＰＥＧ ｊｌ［を堆積してΔ、シペーション膜
２Ｊを形成し１第６図〜第８図のイオン注入式ＲＯＭ
ｌ得る（同図（ｉ）図示）。
上述の製造方法から明らかなように・本発明によるイオ
ン注入式ＲＯＭではアルミニウム配線２２ｔ−形成した
後に情報書込み１行なえるから・これを製造する場合に
は纂９図−）の状態の中間製品ｔＪ）ツクしておき、受
注した後には同図（ｈ） 、 （１）の工ａｔ行なうだ
けでニーデーの要望に応じた情ａｔ書愈込んだイオン注
入式ＲＯＭ を製造することかで暑る。こＯ結果、上記
実施例の場合で貰えば、情報書込み用のフォトマスクが
できていればその後わずか１日で製品を得ることがで亀
る。これに対して、ｌ！９図（Ｃ）〜（・）の段階の中
間製品しかスト、夕できなかった従来のイオン注入式Ｒ
ＯＭでは、フォトマスクができていたとしても製品を得
るまでには３週間ｍＫ必要とされゐ・ 従って、本発明による納期短縮の効果は極めて顕著でＴ
ｏシ、最近特に厳しくなっているエンノニアリングサル
プルの納期短縮に対するニーデーの要求にも充分に応え
ることができる・ところで、１４６ｇ−纂８図のイオン
注入式ＲＯＭ ｉ ｇ造する場合、藤１０図（ａ）伽）
に示すように、駆９図（ｆ）の段階で情報書込みを行な
りた後・アルにラム配置ＩＪ １ を形成する方法も考
えられる。しかし、この方法はイオン注入による書込み
の１１が上記実施例の方法よりも早い段階で行なわれる
ために納期短縮の効果が小石くなるだけでなく、開孔ｇ
ｌＨｏ＠形成する際にはオーバーエツチングを伴うから
、その後に形成されるアルミニウム配＠１１ｆ８ＤＧ領
域上からずらした場合にも、同図伽）に示すようにアル
ｔｓ−ウ、Ａ配置２２と多結晶シリコン−臂ターン１１
１〜１１−との間に短絡を生じ易く、従ってこの方法を
採用することはでＩ！ない− なお、上記実施例のイオン注入式ＲＯＭではアルミニウ
ム配＠ ｘ ｘ ’１８ＤＧ領域上からずらして形成す
ることによる集積度の低下というデメリットｔで亀る＠
〕小さくするために２連の記憶ｆ ｏ ｙりを対にした
構成を採用しているが１これは不発ＩＩｌ會実施すゐ上
で必ずしも必要な要件ではなく、謳１図のような回路構
成として実施することも可能である。
ン注入式ＲＯＭではアルミニウム配線２２ｔ−形成した
後に情報書込み１行なえるから・これを製造する場合に
は纂９図−）の状態の中間製品ｔＪ）ツクしておき、受
注した後には同図（ｈ） 、 （１）の工ａｔ行なうだ
けでニーデーの要望に応じた情ａｔ書愈込んだイオン注
入式ＲＯＭ を製造することかで暑る。こＯ結果、上記
実施例の場合で貰えば、情報書込み用のフォトマスクが
できていればその後わずか１日で製品を得ることがで亀
る。これに対して、ｌ！９図（Ｃ）〜（・）の段階の中
間製品しかスト、夕できなかった従来のイオン注入式Ｒ
ＯＭでは、フォトマスクができていたとしても製品を得
るまでには３週間ｍＫ必要とされゐ・ 従って、本発明による納期短縮の効果は極めて顕著でＴ
ｏシ、最近特に厳しくなっているエンノニアリングサル
プルの納期短縮に対するニーデーの要求にも充分に応え
ることができる・ところで、１４６ｇ−纂８図のイオン
注入式ＲＯＭ ｉ ｇ造する場合、藤１０図（ａ）伽）
に示すように、駆９図（ｆ）の段階で情報書込みを行な
りた後・アルにラム配置ＩＪ １ を形成する方法も考
えられる。しかし、この方法はイオン注入による書込み
の１１が上記実施例の方法よりも早い段階で行なわれる
ために納期短縮の効果が小石くなるだけでなく、開孔ｇ
ｌＨｏ＠形成する際にはオーバーエツチングを伴うから
、その後に形成されるアルミニウム配＠１１ｆ８ＤＧ領
域上からずらした場合にも、同図伽）に示すようにアル
ｔｓ−ウ、Ａ配置２２と多結晶シリコン−臂ターン１１
１〜１１−との間に短絡を生じ易く、従ってこの方法を
採用することはでＩ！ない− なお、上記実施例のイオン注入式ＲＯＭではアルミニウ
ム配＠ ｘ ｘ ’１８ＤＧ領域上からずらして形成す
ることによる集積度の低下というデメリットｔで亀る＠
〕小さくするために２連の記憶ｆ ｏ ｙりを対にした
構成を採用しているが１これは不発ＩＩｌ會実施すゐ上
で必ずしも必要な要件ではなく、謳１図のような回路構
成として実施することも可能である。
また、本発明はｎチャンネルＲＯＭのみならずｐチャン
ネルＲＯＭにも同様に適用で龜ることは貰うまでもない
・ 以上詳述したように、本発明によれば納期管従来よりも
着しく短縮することを可能としたイオン注入式ＲＯＭお
よびその製造方法上提供できるものである。
ネルＲＯＭにも同様に適用で龜ることは貰うまでもない
・ 以上詳述したように、本発明によれば納期管従来よりも
着しく短縮することを可能としたイオン注入式ＲＯＭお
よびその製造方法上提供できるものである。
第１図はイオン注入式ＲＯＭにおけるＮＡＮＤ方式の記
憶ブレラ２０１例會示す回路図、第２図は第１図の回路
構成ｔ−冥現した従来のイオン注入式ＲＯＭにおけるＩ
ＫＩ図に破線で凹んだ部分に対応するΔターン平爾図、
第３図は纂２図門−■蒜に沿う断面図、第４１Ｅｌは纂
２図＊−ｙ＊に沿う断面図、第５図は本発明の１ｇＡ施
例になるイオン注入式ＲＯＭにおける回路構成図でＴｏ
シ、第６図はそのパターン千面図、纂７図は累６図■−
■線に沿う断面図、ｊｌ！８図は纂６図■−■線に沿う
断面図、第９図（ａ）〜（１）は本発明による製造方法
の１実施例における製造工ａｔ示す断面図１第１０図（
ａ）伽）はアルミニウム配置［音形成する前に情報書込
みを行なった場合に生じる不都合ｔ−ａＦ１４する断面
図である。 １１−Ｐｔｍシリコン晶板１Ｊ２・・・フィールド酸化
膜、リー８ＤＧ領域、Ｊ ４−・・拡散配線層領域、Ｊ
＃−１ｍ不純物領域、１ｇ−４”−）酸化膜、１１１
〜１１・・・・多結晶シリコンΔターン、Ｊ ｌｌ−Ｃ
ＶＤ −８１０，膜、ｇｏ−Ｈ孔部、１１−’：１ンタ
クトホール、２２・・・アル建ニウム配線、ＩＳ申パ、
シペーシ冒ン膜、２４・−熱酸化５ｔｏ２膜、ｘｉ・・
・シリコン窒化ＩＩハターン、２Ｃ・・・Ｐ２Ｏ膜、Ｊ
Ｆ・・・レゾストパターン。 出願人代理人 弁理土鈴 江武彦 第６図 第５図 ０ＬＩｔ ＶＤＤ 第７図 第８図
憶ブレラ２０１例會示す回路図、第２図は第１図の回路
構成ｔ−冥現した従来のイオン注入式ＲＯＭにおけるＩ
ＫＩ図に破線で凹んだ部分に対応するΔターン平爾図、
第３図は纂２図門−■蒜に沿う断面図、第４１Ｅｌは纂
２図＊−ｙ＊に沿う断面図、第５図は本発明の１ｇＡ施
例になるイオン注入式ＲＯＭにおける回路構成図でＴｏ
シ、第６図はそのパターン千面図、纂７図は累６図■−
■線に沿う断面図、ｊｌ！８図は纂６図■−■線に沿う
断面図、第９図（ａ）〜（１）は本発明による製造方法
の１実施例における製造工ａｔ示す断面図１第１０図（
ａ）伽）はアルミニウム配置［音形成する前に情報書込
みを行なった場合に生じる不都合ｔ−ａＦ１４する断面
図である。 １１−Ｐｔｍシリコン晶板１Ｊ２・・・フィールド酸化
膜、リー８ＤＧ領域、Ｊ ４−・・拡散配線層領域、Ｊ
＃−１ｍ不純物領域、１ｇ−４”−）酸化膜、１１１
〜１１・・・・多結晶シリコンΔターン、Ｊ ｌｌ−Ｃ
ＶＤ −８１０，膜、ｇｏ−Ｈ孔部、１１−’：１ンタ
クトホール、２２・・・アル建ニウム配線、ＩＳ申パ、
シペーシ冒ン膜、２４・−熱酸化５ｔｏ２膜、ｘｉ・・
・シリコン窒化ＩＩハターン、２Ｃ・・・Ｐ２Ｏ膜、Ｊ
Ｆ・・・レゾストパターン。 出願人代理人 弁理土鈴 江武彦 第６図 第５図 ０ＬＩｔ ＶＤＤ 第７図 第８図
Claims (1)
- （リ 多数の記憶セル用ＭＯ５）ランジスタのなかから
任意に選択したＭＯＢ ） ？ンジスタのチャンネル領
域にイオン注入によ）不純物１ｙ−’：ｉ”して情報を
書込んだ固定記憶半導体装置において・ １導電瀝の半
導体基板と、該半導体基板に形成されたＭＯＢ ）ラン
ジスタのソース・ドレイン領域となる逆導電製の不純物
領域と、任意に選択されたＭＯＢ ト２ンジスタのチャ
ンネル領域にイオン注入によ多形成てれた不純物領域と
・チャンネル領域上にｆ−）絶縁ｗＸｔ介して形成され
た多結晶シリコンからなるｒ−）電極と、該ｆ−）電極
を被覆して形成されかつ前記イオン注入によシ形成され
た不純物領域上に開孔部含有する層間絶縁膜と、咳層関
絶縁膜を介してＭ０８トランジスタのチャンネル領域上
ｔ−ａらな ；いように形成された金属配置と、全面
食被覆して形成されたパッシベーション膜とｔ具備した
ことを特徴とする固定記憶半導体装置０（２）１導電製
の半導体基板に形成した逆導電製のソース領域およびド
レイン領域並びにそのチャンネル領域上１（ｒ−）絶縁
膜を介して形成した多結晶シリコンからなＡｒ−）電極
により記憶セル用の多数のＭＯＢ ）ランジスタ管形成
する工程と、ｌ＊ＭＯ８）ランジスタを被覆する層間絶
縁ａｔ−形成する工１と、該層間絶縁膜の上に前記ＭＯ
Ｂ ）ランジスタのチャンネル領域上を通らないように
金層配ａｔ形成した後、写真蝕刻法によ）任意に選択し
た前記ＭＯＢ ） ？ンジスタのチャンネル領域上に前
記層間絶縁膜を貫通する開孔部を形成する工程と、該開
孔部を通して不純物のイオン注入を行なうことによシ情
報の書込み１行なう工程と、全面を被覆する・９ツシペ
ーシ、ン膜會形成する工程とｔ具備したこと１に％黴と
する固定記憶半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128450A JPS5830154A (ja) | 1981-08-17 | 1981-08-17 | 固定記憶半導体装置およびその製造方法 |
| EP82304312A EP0073130B2 (en) | 1981-08-17 | 1982-08-16 | Method for manufacturing a mask type read only memory |
| DE8282304312T DE3278182D1 (en) | 1981-08-17 | 1982-08-16 | Method for manufacturing a mask type read only memory |
| US06/408,873 US4467520A (en) | 1981-08-17 | 1982-08-17 | Method of manufacturing mask type read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128450A JPS5830154A (ja) | 1981-08-17 | 1981-08-17 | 固定記憶半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5830154A true JPS5830154A (ja) | 1983-02-22 |
| JPH0328832B2 JPH0328832B2 (ja) | 1991-04-22 |
Family
ID=14985006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128450A Granted JPS5830154A (ja) | 1981-08-17 | 1981-08-17 | 固定記憶半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4467520A (ja) |
| EP (1) | EP0073130B2 (ja) |
| JP (1) | JPS5830154A (ja) |
| DE (1) | DE3278182D1 (ja) |
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| JPS5375781U (ja) * | 1976-11-29 | 1978-06-24 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174682A (ja) * | 1984-02-20 | 1985-09-07 | Tsukahara Kogyo Kk | 弾力性を有する多孔性印材の製造方法 |
| JPS61287164A (ja) * | 1985-06-13 | 1986-12-17 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPS61295041A (ja) * | 1985-06-24 | 1986-12-25 | Tsukahara Kogyo Kk | インキ吸蔵型印判材の製造方法 |
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| US5397417A (en) * | 1992-12-24 | 1995-03-14 | Mitsubishi Pencil Kabushiki Kaisha | Process for producing sponge rubber stamp having open cell |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0073130B2 (en) | 1993-05-12 |
| EP0073130A3 (en) | 1985-01-16 |
| DE3278182D1 (en) | 1988-04-07 |
| EP0073130B1 (en) | 1988-03-02 |
| EP0073130A2 (en) | 1983-03-02 |
| JPH0328832B2 (ja) | 1991-04-22 |
| US4467520A (en) | 1984-08-28 |
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