JPS583171A - メモリ方式 - Google Patents
メモリ方式Info
- Publication number
- JPS583171A JPS583171A JP10084781A JP10084781A JPS583171A JP S583171 A JPS583171 A JP S583171A JP 10084781 A JP10084781 A JP 10084781A JP 10084781 A JP10084781 A JP 10084781A JP S583171 A JPS583171 A JP S583171A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- signal
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１ビツト構成の大容量メモリ素子で小規模の
メモリ装置を構成するメモリ方式に関し、無駄の無い効
率的なメモリ方式を実現するものである。
メモリ装置を構成するメモリ方式に関し、無駄の無い効
率的なメモリ方式を実現するものである。
最近のＩＣ技術の進歩に伴い、１ビツト構成の大容量メ
モリ素子が実現され、ビット当りの単価が飛躍的に低廉
化してきた。一方メモリ容量が比較的小規模の装置にお
いても、このように低コストの大容量メモリ素子の適用
が望まれてきた。
モリ素子が実現され、ビット当りの単価が飛躍的に低廉
化してきた。一方メモリ容量が比較的小規模の装置にお
いても、このように低コストの大容量メモリ素子の適用
が望まれてきた。
第１図は、比較的小規模のメモリ容量で機能する、コン
ピュータ等のＣＲＴｆｌｌｉｔ末装置の例を示すブロッ
ク図で、マイクロプロセッサ１によりアドレスバス２を
介して、ランダムアクセスメモリ （ＲＡＭ）で構成さ
れる画面メモリ３のアドレスを指定することにより、デ
ータバス４を介して入力されるデータが書込まれる。一
方向面メモリ３がら続み出された、並列信号によるデー
タフードは、キャラクタジェネレータ５に入力され、次
の並列直列変換回路６において、画面表示するのに適当
な直列信号に変換されて、ＣＲＴ７に表示される。
ピュータ等のＣＲＴｆｌｌｉｔ末装置の例を示すブロッ
ク図で、マイクロプロセッサ１によりアドレスバス２を
介して、ランダムアクセスメモリ （ＲＡＭ）で構成さ
れる画面メモリ３のアドレスを指定することにより、デ
ータバス４を介して入力されるデータが書込まれる。一
方向面メモリ３がら続み出された、並列信号によるデー
タフードは、キャラクタジェネレータ５に入力され、次
の並列直列変換回路６において、画面表示するのに適当
な直列信号に変換されて、ＣＲＴ７に表示される。
このようにメモリ容量が比較的小規模の装置に、１ビツ
ト×ｎワードという記憶方式を採るｌｋ’ット構成の大
容量メモリ素子を直接適用するには問題が有る。
ト×ｎワードという記憶方式を採るｌｋ’ット構成の大
容量メモリ素子を直接適用するには問題が有る。
いま１つのデータが４ビツトで構成されており、４にバ
イトの容量が必要なメモリを例にとってみると、メモリ
素子によりその構成の仕方は、１ビツトｘ１６にワード
、４ビツトｘ４にワード、８ビツトＸ２にワード等が考
えられる。
イトの容量が必要なメモリを例にとってみると、メモリ
素子によりその構成の仕方は、１ビツトｘ１６にワード
、４ビツトｘ４にワード、８ビツトＸ２にワード等が考
えられる。
ここにおいて、従来の方法により１ビツト×１６にワー
ドのメモリ素子を用いる場合を考えてみると、第２図に
示すように、データの各ビット毎に１つのメモリ素子が
必要となる。８．９．１０゜１１は、ｌビ・ノド×１６
にワードの容量をもつメモリ素子で、アドレスバス１２
で指定された各素子８．９．１０．１１のアドレスに、
データバス１３から４ビツトのデータが、各ビン）Ｄｏ
、ＤＩ 、Ｄ２ 、Ｄ３ に対応して設けられたメモリ
素子８．９．１０．１１に読み書きが行なわれる。
ドのメモリ素子を用いる場合を考えてみると、第２図に
示すように、データの各ビット毎に１つのメモリ素子が
必要となる。８．９．１０゜１１は、ｌビ・ノド×１６
にワードの容量をもつメモリ素子で、アドレスバス１２
で指定された各素子８．９．１０．１１のアドレスに、
データバス１３から４ビツトのデータが、各ビン）Ｄｏ
、ＤＩ 、Ｄ２ 、Ｄ３ に対応して設けられたメモリ
素子８．９．１０．１１に読み書きが行なわれる。
このように構成されたメモリ装置において、メモリ装値
全体のメモリ容量は、１ビツト×１６ｋＸ４＝６４にワ
ードとなり、必要とする１６にワードに対し４倍の容量
をもち、４分の３は無駄となってしまう。このため従来
のメモリ方式による大容量メモリ素子の小規模メモリ装
置への適用は無駄が多く、また実装面積及び熱容量も大
きくなる。
全体のメモリ容量は、１ビツト×１６ｋＸ４＝６４にワ
ードとなり、必要とする１６にワードに対し４倍の容量
をもち、４分の３は無駄となってしまう。このため従来
のメモリ方式による大容量メモリ素子の小規模メモリ装
置への適用は無駄が多く、また実装面積及び熱容量も大
きくなる。
本発明は、このような問題点を解決し、小規模メモリ装
置にも、１ビツト構成の大容量メモリ素子を無駄無く有
効に適用可能にすることを目的とする。この目的を達成
するために本発明は、１バイトがＮビットで構成される
データをＮビットの並列直列変換回路において、クロッ
ク信号により１ビツト毎に直列に変換して出力し、該ク
ロック信号に同期して、ｌピッ）Ｘｎワードで構成され
るランダムアクセスメモリ （ＲＡＭ）のアドレスを指
定し、直列に記憶させ、読み出しに際しては、アドレス
で指定された記憶内容を、メモリ素子から１バイト分ず
つ直列に出力し、Ｎビットの直列並列変換回路にクロッ
ク信号により取り込んで並列信号データに変換してデー
タバスに出方する構成を採っている。
置にも、１ビツト構成の大容量メモリ素子を無駄無く有
効に適用可能にすることを目的とする。この目的を達成
するために本発明は、１バイトがＮビットで構成される
データをＮビットの並列直列変換回路において、クロッ
ク信号により１ビツト毎に直列に変換して出力し、該ク
ロック信号に同期して、ｌピッ）Ｘｎワードで構成され
るランダムアクセスメモリ （ＲＡＭ）のアドレスを指
定し、直列に記憶させ、読み出しに際しては、アドレス
で指定された記憶内容を、メモリ素子から１バイト分ず
つ直列に出力し、Ｎビットの直列並列変換回路にクロッ
ク信号により取り込んで並列信号データに変換してデー
タバスに出方する構成を採っている。
次に本発明によるメモリ方式の実施例を説明する。第３
図はメモリ方式の機能を説明するためのブロック図で、
１つのデータのビット数が４ピントの場合を例示しであ
る。この図で、１４は１ビツト×１６にワードのメモリ
素子であり、１５は４ビツトのシフトレジスターで、並
列直列変換・直列並列変換が行なえるものである。１６
は読み書き動作に際して各ゲート１７〜２０を制御する
タイミング回路、２１はシフトレジスター１５の出力用
のゲート回路である。
図はメモリ方式の機能を説明するためのブロック図で、
１つのデータのビット数が４ピントの場合を例示しであ
る。この図で、１４は１ビツト×１６にワードのメモリ
素子であり、１５は４ビツトのシフトレジスターで、並
列直列変換・直列並列変換が行なえるものである。１６
は読み書き動作に際して各ゲート１７〜２０を制御する
タイミング回路、２１はシフトレジスター１５の出力用
のゲート回路である。
メモリ素子１４への書込みは、まずタイミング回路１６
によりメモリ素子１４を書込みモードにし、同時にコン
トロール信号Ｓｃを論理“Ｏ″として、ゲート回路１７
を閉じ、メモリ素子１４からの回路を遮断すると共に、
反転回路１８で反転されて論理“１″となった信号がゲ
ート回路１９に印加されて該ゲート回路１９を開放し、
データ信号の最下位ビットＤｏを通過可能とする。次の
オア回路２０は、ゲート回路１７或いは１９のいずれか
一方の出力信号を通過させるもので、書込みの場合は、
ゲート回路１９からの出力信号、即ちデータ信号の最下
位ビ・ノ）Ｄｏ を通し、シフト５− レジスター１５の４ビットパラレル入力信号の最下位ビ
ット信号として入力させる。データ信号の上位３ビツト
Ｄ＋ 、Ｄ２ 、Ｄ３ は直接に、シフトレジスター１
５の並列入力信号として印加される。
によりメモリ素子１４を書込みモードにし、同時にコン
トロール信号Ｓｃを論理“Ｏ″として、ゲート回路１７
を閉じ、メモリ素子１４からの回路を遮断すると共に、
反転回路１８で反転されて論理“１″となった信号がゲ
ート回路１９に印加されて該ゲート回路１９を開放し、
データ信号の最下位ビットＤｏを通過可能とする。次の
オア回路２０は、ゲート回路１７或いは１９のいずれか
一方の出力信号を通過させるもので、書込みの場合は、
ゲート回路１９からの出力信号、即ちデータ信号の最下
位ビ・ノ）Ｄｏ を通し、シフト５− レジスター１５の４ビットパラレル入力信号の最下位ビ
ット信号として入力させる。データ信号の上位３ビツト
Ｄ＋ 、Ｄ２ 、Ｄ３ は直接に、シフトレジスター１
５の並列入力信号として印加される。
この場合に、シフトレジスター１５の並列出力回路に具
備しているスリーステート動作のゲート回路２１には、
論理″０″を加えてそのゲートを閉じておき、該並列出
力回路をデータバスから切り離しておく。
備しているスリーステート動作のゲート回路２１には、
論理″０″を加えてそのゲートを閉じておき、該並列出
力回路をデータバスから切り離しておく。
以上の状態においてまず１回目のデータの並列直列変換
を行なう。即ちシフトレジスター１５にクロック信号Ｃ
ｋを加え、４ビツトの並列データＤｏ 、ＤＩ 、Ｄ２
、Ｄ３を１ビツトずつの直列信号Ｓｓに変換して出力
し、メモリ素子１４に加える。一方メモリ素子１４は１
ビツト×１６にワードであるので、全アドレス指定には
１４ビツトのアドレスコードが必要であるが、１回のデ
ータ書込みには、４つのアドレスを指定すればよい。そ
のため、クロック信号Ｃｋに同期して、アドレスコード
の下位２ビツトを、下位２ビットアドレス＝６− レジスター２２で発生させ、アドレスコードの上位１２
ビツトは、アドレスレジスター２３で１データを書込む
毎に更新させて、マルチプレクサ２４により両者を一体
として、メモリ素子１４のアドレスフードとする。デー
タ信号の各ビットＤ。
を行なう。即ちシフトレジスター１５にクロック信号Ｃ
ｋを加え、４ビツトの並列データＤｏ 、ＤＩ 、Ｄ２
、Ｄ３を１ビツトずつの直列信号Ｓｓに変換して出力
し、メモリ素子１４に加える。一方メモリ素子１４は１
ビツト×１６にワードであるので、全アドレス指定には
１４ビツトのアドレスコードが必要であるが、１回のデ
ータ書込みには、４つのアドレスを指定すればよい。そ
のため、クロック信号Ｃｋに同期して、アドレスコード
の下位２ビツトを、下位２ビットアドレス＝６− レジスター２２で発生させ、アドレスコードの上位１２
ビツトは、アドレスレジスター２３で１データを書込む
毎に更新させて、マルチプレクサ２４により両者を一体
として、メモリ素子１４のアドレスフードとする。デー
タ信号の各ビットＤ。
〜Ｄ３が総て直列変換されてメモリ素子１４に書込まれ
ると、次のデータ信号がシフトレジスター１５に並列に
加えられ、同様にして並列直列変換されメモリ素子１４
に書込まれていく。
ると、次のデータ信号がシフトレジスター１５に並列に
加えられ、同様にして並列直列変換されメモリ素子１４
に書込まれていく。
次にメモリ素子１４からの読み出し動作を説明すると、
まずタイミング回路１６からの指令により、メモリ素子
１４を読み出しモードとし、コントロール信号Ｓｃを論
理″１″とする。するとゲート回路１７が開かれて、メ
モリ素子１４からの直列信号Ｓｍを通過可能にすると共
に、該コントロール信号Ｓｃは反転回路１８により、論
理“Ｏ゛となって、ゲート回路１９を閉じる。そのため
オア回路２０からは、ゲート回路１７からの出力信号、
即ちメモリ素子１４から読み出されたデータの直列信号
Ｓｍが通過する。
まずタイミング回路１６からの指令により、メモリ素子
１４を読み出しモードとし、コントロール信号Ｓｃを論
理″１″とする。するとゲート回路１７が開かれて、メ
モリ素子１４からの直列信号Ｓｍを通過可能にすると共
に、該コントロール信号Ｓｃは反転回路１８により、論
理“Ｏ゛となって、ゲート回路１９を閉じる。そのため
オア回路２０からは、ゲート回路１７からの出力信号、
即ちメモリ素子１４から読み出されたデータの直列信号
Ｓｍが通過する。
一方、シフトレジスター１５の並列出力回路に設けられ
ているゲート回路２１には、論理″１”が加えられ、該
ゲート回路２１を開放して、シフトレジスター１５の並
列出力がデータバスと接続される。
ているゲート回路２１には、論理″１”が加えられ、該
ゲート回路２１を開放して、シフトレジスター１５の並
列出力がデータバスと接続される。
以上の状態において、クロック信号Ｃｋを下位２ビツト
アドレスレジスター２２に加え、アドレスレジスター２
３で指定される上位ビットと合せて、メモリ索子１４に
おけるアドレスを指定し、１つのデータを形成する４つ
のビットを、クロ・ツク信号Ｃｋに従って１つずつ直列
信号Ｓｍの状態で、メモリ素子１４から読み出す。該直
列信号Ｓｍは、ゲート回路１７、オア回路２０を通過し
てシフトレジスター１５の直列入力端子に加えられる。
アドレスレジスター２２に加え、アドレスレジスター２
３で指定される上位ビットと合せて、メモリ索子１４に
おけるアドレスを指定し、１つのデータを形成する４つ
のビットを、クロ・ツク信号Ｃｋに従って１つずつ直列
信号Ｓｍの状態で、メモリ素子１４から読み出す。該直
列信号Ｓｍは、ゲート回路１７、オア回路２０を通過し
てシフトレジスター１５の直列入力端子に加えられる。
シフトレジスター１５には、下位２ビツトアドレスレジ
スター２２に加えられるクロック信号Ｃｋと同一のクロ
ック信号Ｃｋが加えられ、メモリ素子１４からの読み出
しに同期して、直列信号Ｓｍのデータが１ビツトずつシ
フトレジスターｌい ５に取り込まれていく。そしてメモリ索子１４から読み
出された１デ一タ分、即ち４ビツトをシフトレジスター
１５に取り込んだ時点で、シフトレジスター１５から並
列信号として出力し、ゲート回路２１を介して、データ
バスに出力される。以上の実施例では、１データが４ビ
ツトの例で説明したが、８ビツトのデータについては、
本実施例の回路を２組用いることにより容易に実現でき
る。
スター２２に加えられるクロック信号Ｃｋと同一のクロ
ック信号Ｃｋが加えられ、メモリ素子１４からの読み出
しに同期して、直列信号Ｓｍのデータが１ビツトずつシ
フトレジスターｌい ５に取り込まれていく。そしてメモリ索子１４から読み
出された１デ一タ分、即ち４ビツトをシフトレジスター
１５に取り込んだ時点で、シフトレジスター１５から並
列信号として出力し、ゲート回路２１を介して、データ
バスに出力される。以上の実施例では、１データが４ビ
ツトの例で説明したが、８ビツトのデータについては、
本実施例の回路を２組用いることにより容易に実現でき
る。
なお本発明によるタンミングやアドレス関係のコントロ
ールは、ソフトウェアで行なうことも可能である。
ールは、ソフトウェアで行なうことも可能である。
以上のように本発明によれば、１ビツトＸｎワードに構
成された大容量メモリ素子を用いて、１つのデータがＮ
ビ・ノドの並列信号を記憶するのに、該データを並列直
列変換し、メモリ素子内に各ワード単位で直列状態に記
憶させる方式を採っており、メモリ素子の全ビットを有
効に利用できる。
成された大容量メモリ素子を用いて、１つのデータがＮ
ビ・ノドの並列信号を記憶するのに、該データを並列直
列変換し、メモリ素子内に各ワード単位で直列状態に記
憶させる方式を採っており、メモリ素子の全ビットを有
効に利用できる。
そのため、同一メモリ容量を実現するのに、メモリ素子
の個数が削減され、小容量のメモリ装置においても、大
容量メモリ素子のコストダウンの利点を活かすことが可
能となり、メモリ装置のコス９− トダウンおよび実装面積の削減、熱容量の低減が実現さ
れる。
の個数が削減され、小容量のメモリ装置においても、大
容量メモリ素子のコストダウンの利点を活かすことが可
能となり、メモリ装置のコス９− トダウンおよび実装面積の削減、熱容量の低減が実現さ
れる。
第１図は小容量メモリ装置の使用例を示すブロック図、
第２図は従来方式による大容量メモリ素子の使用例を示
す図、第３図は本発明によるメモリ方式の実施例を示す
ブロック図である。 図において、１４はメモリ素子、１５はシフトレジスタ
ー、１６はタイミング回路、２２は下位２ビツトアドレ
スレジスター、２３はアドレスレジスター、２４はマル
チプレクサである。 特許出願人 富士通株式会社代理人 弁理士
青 柳 稔１０−
第２図は従来方式による大容量メモリ素子の使用例を示
す図、第３図は本発明によるメモリ方式の実施例を示す
ブロック図である。 図において、１４はメモリ素子、１５はシフトレジスタ
ー、１６はタイミング回路、２２は下位２ビツトアドレ
スレジスター、２３はアドレスレジスター、２４はマル
チプレクサである。 特許出願人 富士通株式会社代理人 弁理士
青 柳 稔１０−
Claims (1)
- １バイトがＮビットで構成されるデータをＮビットの並
列直列変換回路において、クロック信号により１ビツト
毎に直列に変換して出力し、該クロック信号に同期して
、１ビツト×ｎワードで構成されるランダムアクセスメ
モリ （ＲＡＭ）のアドレスを指定し、直列に記憶させ
、読み出しに際しては、アドレスで指定された記憶内容
を、メモリ素子から１バイト分ずつ直列に出力し、Ｎビ
ットの直列並列変換回路にクロック信号により取り込ん
で並列信号データに変換してデータバスに出力すること
を特徴とするメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10084781A JPS583171A (ja) | 1981-06-29 | 1981-06-29 | メモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10084781A JPS583171A (ja) | 1981-06-29 | 1981-06-29 | メモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583171A true JPS583171A (ja) | 1983-01-08 |
Family
ID=14284706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10084781A Pending JPS583171A (ja) | 1981-06-29 | 1981-06-29 | メモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864088A (en) * | 1987-07-03 | 1989-09-05 | Sanyo Electric Co., Ltd. | Electronically controlled cooking apparatus for controlling heating of food using a humidity sensor |
-
1981
- 1981-06-29 JP JP10084781A patent/JPS583171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864088A (en) * | 1987-07-03 | 1989-09-05 | Sanyo Electric Co., Ltd. | Electronically controlled cooking apparatus for controlling heating of food using a humidity sensor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3099931B2 (ja) | 半導体装置 | |
| JPS6462743A (en) | Memory access controller | |
| JPH077260B2 (ja) | 画像データ回転処理装置及びその方法 | |
| US4718039A (en) | Intermediate memory array with a parallel port and a buffered serial port | |
| JPH01267893A (ja) | 半導体記憶装置及び半導体記憶システム | |
| EP1001350A2 (en) | Memory interface | |
| JPS6037930B2 (ja) | 情報記憶装置 | |
| JPH0381180B2 (ja) | ||
| JP2969896B2 (ja) | Ｒａｍのデータ書き込み制御方法 | |
| JPH05289938A (ja) | メモリアクセス装置 | |
| JPS61134989A (ja) | ダイナミック型メモリ | |
| JPH05210981A (ja) | 半導体記憶装置 | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| JPS62157934A (ja) | メモリ・アドレス方式 | |
| JPH0337886A (ja) | メモリ書込制御回路 | |
| JPH01171191A (ja) | 演算機能付記憶素子 | |
| JPS63234495A (ja) | 書込み制御回路 | |
| JPH03141099A (ja) | メモリ集積回路 | |
| JPS62236195A (ja) | メモリ装置 | |
| JPH06301629A (ja) | 主記憶装置 | |
| JPH05225045A (ja) | シーケンスコントローラ | |
| JPH07141880A (ja) | メモリ装置及びデータ処理装置 | |
| JPH04177553A (ja) | パラレルビットデータ変換装置 | |
| JPH0194588A (ja) | メモリ装置 | |
| JPS638929A (ja) | 記憶装置 |