JPS583200A - メモリチエツク方式 - Google Patents
メモリチエツク方式Info
- Publication number
- JPS583200A JPS583200A JP56102853A JP10285381A JPS583200A JP S583200 A JPS583200 A JP S583200A JP 56102853 A JP56102853 A JP 56102853A JP 10285381 A JP10285381 A JP 10285381A JP S583200 A JPS583200 A JP S583200A
- Authority
- JP
- Japan
- Prior art keywords
- check
- value
- memory
- register
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来、メモリのチェック方式としては、メモリの同一ア
ドレスの水子ビット又ハ全アトレスにわたる同一ビット
位置、即ち垂直ビットについて、ＩＩＩの数が偶数であ
るか奇数であるかを検出するバ１７ ／？イテエック方
式が知られていたが、この方式では、各ビットの１１１
１の数が偶数個変動してしまった場合には、誤ｐのチェ
ックが不可能になる不都合があった。
ドレスの水子ビット又ハ全アトレスにわたる同一ビット
位置、即ち垂直ビットについて、ＩＩＩの数が偶数であ
るか奇数であるかを検出するバ１７ ／？イテエック方
式が知られていたが、この方式では、各ビットの１１１
１の数が偶数個変動してしまった場合には、誤ｐのチェ
ックが不可能になる不都合があった。
そこで、本発明は、メモリの被検査領域の全アドレスに
わたる同一ビット位置における同一ビット内容の数を累
計して累計４ｖＡを算出し、それをチェックメモリ領域
中の検査値と照合するようにして構成し、もって前述の
欠点な解消したメモリチェック方式を提供することを目
的とするものである。
わたる同一ビット位置における同一ビット内容の数を累
計して累計４ｖＡを算出し、それをチェックメモリ領域
中の検査値と照合するようにして構成し、もって前述の
欠点な解消したメモリチェック方式を提供することを目
的とするものである。
以下、図面に示す実施例に基き、本発明を具体的に説明
する。
する。
第１図は本発明が適用されたメモリチェック回路の一例
を示すブロック図、弗２図は本究明によるメモリチェッ
ク方式の一冥施例を示す模式図である。
を示すブロック図、弗２図は本究明によるメモリチェッ
ク方式の一冥施例を示す模式図である。
メモリチェック回路１は、第１図に示すように、メモリ
２ｔ−有しておシ、メモリ２には、第２図に示Ｉすよう
に、メモリアドレスがＭＥ− ０からＭＦｉ−ｎｌでの
、被検査領域であるプログラムメモリ領域２ａと、メモ
リアドレスがＭＥ−（ｎ＋１）からＭＥ−（ｍ＋ｎ）ま
でのチェックメモリ領域２ｂが設けられ、更に各メモリ
アドレスにはＢＯ〜Ｂ７の８個のビットがＩけられてい
る。また、メモリ２には、第１図に示すように、レジス
タ３を介してビットレジスタ５が接続しており、ピット
レジスタ５には後述のレジスタ７と共に累計手段を構成
する加算機６が接続している。加算機６にはレジスタＴ
が接続しており、レジスタ７はメモリ２に接続されたチ
ェック回Ｗ＆９が接続している。
２ｔ−有しておシ、メモリ２には、第２図に示Ｉすよう
に、メモリアドレスがＭＥ− ０からＭＦｉ−ｎｌでの
、被検査領域であるプログラムメモリ領域２ａと、メモ
リアドレスがＭＥ−（ｎ＋１）からＭＥ−（ｍ＋ｎ）ま
でのチェックメモリ領域２ｂが設けられ、更に各メモリ
アドレスにはＢＯ〜Ｂ７の８個のビットがＩけられてい
る。また、メモリ２には、第１図に示すように、レジス
タ３を介してビットレジスタ５が接続しており、ピット
レジスタ５には後述のレジスタ７と共に累計手段を構成
する加算機６が接続している。加算機６にはレジスタＴ
が接続しており、レジスタ７はメモリ２に接続されたチ
ェック回Ｗ＆９が接続している。
本発明は、以上のような構成を有するので、メモリ２を
チェックするには、プログラムメモリ領域２ａにおける
各アドレスのＢＯ〜Ｂ７の８ビツトを一括して読み出し
レジスタ３に収納する。ピットレジスタ５はレジスタ３
中の特定ビットの内容が１１１１であるか否か、例えば
ＢＯビットの内容がｌ１１であるか否かを検出し、′ｌ
―の場合にのみ加算信号８１を加算機６に出力する。７
ＪＩＩ ８機６は信号８１により、レジスタ７の内容を
読み出してきて、その値に１だけ７１［１算Ｌ、累計値
ＴとしてレジスタＩに再度収納する。こうして、メモリ
２のＭＥ−０からＭ Ｅ −ｎまでの（ｎ ＋ １ ）
個のアドレスの同一ビット位ｆｉｔ（ここではＢＯビッ
ト）について、ｌ１１がある度に加算機６がレジスタＩ
の累計値Ｔを、ｌずつ加算する形で更新してゆく。Ｍ
Ｅ −ｎまでのアドレスの読み出しが終了すると、レジ
スタ７中にはＭＦｉ−ｏからＭＥ−ｎまでの全アドレス
のＢＯビットにおける１１″の数が累計され、その累計
値Ｔは直ちにチェック回路９に出力される。
チェックするには、プログラムメモリ領域２ａにおける
各アドレスのＢＯ〜Ｂ７の８ビツトを一括して読み出し
レジスタ３に収納する。ピットレジスタ５はレジスタ３
中の特定ビットの内容が１１１１であるか否か、例えば
ＢＯビットの内容がｌ１１であるか否かを検出し、′ｌ
―の場合にのみ加算信号８１を加算機６に出力する。７
ＪＩＩ ８機６は信号８１により、レジスタ７の内容を
読み出してきて、その値に１だけ７１［１算Ｌ、累計値
ＴとしてレジスタＩに再度収納する。こうして、メモリ
２のＭＥ−０からＭ Ｅ −ｎまでの（ｎ ＋ １ ）
個のアドレスの同一ビット位ｆｉｔ（ここではＢＯビッ
ト）について、ｌ１１がある度に加算機６がレジスタＩ
の累計値Ｔを、ｌずつ加算する形で更新してゆく。Ｍ
Ｅ −ｎまでのアドレスの読み出しが終了すると、レジ
スタ７中にはＭＦｉ−ｏからＭＥ−ｎまでの全アドレス
のＢＯビットにおける１１″の数が累計され、その累計
値Ｔは直ちにチェック回路９に出力される。
チェック回路９はチェックメモリ領域２ｂのアドレスＭ
Ｅ −（ｎ＋１ ）からＭＥ−（ｍ十ｎ）中のＢＯビッ
トに格納されている検査値Ｋｌ読み出して、累計値にと
照合する。領域２ｂには、ブロクラムメモリ領域２ａの
内容が全て正しいとした場合の、全アドレスにわたる同
一ビット位置におけるＩＩｍの数が、検査値にとして各
ビット位置毎に格納されているので、各ヒツト位置の検
査値にと累計値Ｋが一致すれは、全アドレスにわたる当
該ビットの内容は正しいものと判断され、一致しなけれ
ば当該ビットの内容は正しくないものと判断される。こ
うして、ＢＯから８７ビツトの全てについてＩＩｍの数
を照合することによシ、ブロクラムメモリ領域２ａの内
容は正確にチェックされる。
Ｅ −（ｎ＋１ ）からＭＥ−（ｍ十ｎ）中のＢＯビッ
トに格納されている検査値Ｋｌ読み出して、累計値にと
照合する。領域２ｂには、ブロクラムメモリ領域２ａの
内容が全て正しいとした場合の、全アドレスにわたる同
一ビット位置におけるＩＩｍの数が、検査値にとして各
ビット位置毎に格納されているので、各ヒツト位置の検
査値にと累計値Ｋが一致すれは、全アドレスにわたる当
該ビットの内容は正しいものと判断され、一致しなけれ
ば当該ビットの内容は正しくないものと判断される。こ
うして、ＢＯから８７ビツトの全てについてＩＩｍの数
を照合することによシ、ブロクラムメモリ領域２ａの内
容は正確にチェックされる。
なお、上述の実施例は全アドレスにわたる同一ビット位
置における１ＩＩ１１の数を累計することによシメモリ
２の内容をチェックする場合につイテ述べたが、チェッ
ク対象、即ち累計すべき対象は同一ビット内容であれば
１ｌｌＩ＋に限らず＋ｌＯ１でもよいことは勿論である
。
置における１ＩＩ１１の数を累計することによシメモリ
２の内容をチェックする場合につイテ述べたが、チェッ
ク対象、即ち累計すべき対象は同一ビット内容であれば
１ｌｌＩ＋に限らず＋ｌＯ１でもよいことは勿論である
。
以上説明したように、本発明によれば、メモリ２の被検
査領域である、プログラムメモＩＪ２ａの全アドレスに
わたる同一ビット位置における１１１１又はＩ□ｌの同
一ビット内容の数を累計して累計値Ｔを算出し、それを
チェックメモリ領域２ｂ中に格納された検査値にと照合
するようにしたので、従来のように例えばｎｌ−の数が
偶数個変動したとしても、直ちにｗＡ９をチェックする
ことができ、信頼性の高いメモリチェック方式の提供が
可能となる。
査領域である、プログラムメモＩＪ２ａの全アドレスに
わたる同一ビット位置における１１１１又はＩ□ｌの同
一ビット内容の数を累計して累計値Ｔを算出し、それを
チェックメモリ領域２ｂ中に格納された検査値にと照合
するようにしたので、従来のように例えばｎｌ−の数が
偶数個変動したとしても、直ちにｗＡ９をチェックする
ことができ、信頼性の高いメモリチェック方式の提供が
可能となる。
第１図は本発明が適用されたメモリチェック回路の一ν
１．を示す１０ツク図、第２図は本発明によるメモリチ
ェック方式の一実施例を示す模式図である。 ２・・・・・・メモリ ２ａ・・・・・・被検査領域（プログラムメモリ）２ｂ
・・・・・・メモリチェック領域 ６・・・・・・累計手段（加算機） ７・・・・・・累計手段（レジスタ） Ｋ・・・・・・検査値 Ｔ・・・・・・累計値 出願人 冨士通株式会社
１．を示す１０ツク図、第２図は本発明によるメモリチ
ェック方式の一実施例を示す模式図である。 ２・・・・・・メモリ ２ａ・・・・・・被検査領域（プログラムメモリ）２ｂ
・・・・・・メモリチェック領域 ６・・・・・・累計手段（加算機） ７・・・・・・累計手段（レジスタ） Ｋ・・・・・・検査値 Ｔ・・・・・・累計値 出願人 冨士通株式会社
Claims (1)
- メモリの被検査領域の全アドレスにわたる同一ビット位
置における同一ビット内容の数を累計する累計手段及び
、所定アドレス域にわたる同一ビット位置における同一
ビット内容の数を検査値□として格納するチェックメモ
リ領域を設け、検量値と前記累計手段による累計値を照
合することによシメモリのチェックを行なうようにして
構成したメモリチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102853A JPS583200A (ja) | 1981-06-30 | 1981-06-30 | メモリチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102853A JPS583200A (ja) | 1981-06-30 | 1981-06-30 | メモリチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583200A true JPS583200A (ja) | 1983-01-08 |
Family
ID=14338479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102853A Pending JPS583200A (ja) | 1981-06-30 | 1981-06-30 | メモリチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349697A (en) * | 1991-06-14 | 1994-09-20 | Nokia Mobile Phones Ltd. | Radiotelephone including battery-backup random access memory for storing operating code |
| US5400057A (en) * | 1990-06-27 | 1995-03-21 | Texas Instruments Incorporated | Internal test circuits for color palette device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541422A (en) * | 1977-06-06 | 1979-01-08 | Citizen Watch Co Ltd | Fixed quantity of liquid supplying device |
-
1981
- 1981-06-30 JP JP56102853A patent/JPS583200A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541422A (en) * | 1977-06-06 | 1979-01-08 | Citizen Watch Co Ltd | Fixed quantity of liquid supplying device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5400057A (en) * | 1990-06-27 | 1995-03-21 | Texas Instruments Incorporated | Internal test circuits for color palette device |
| US5349697A (en) * | 1991-06-14 | 1994-09-20 | Nokia Mobile Phones Ltd. | Radiotelephone including battery-backup random access memory for storing operating code |
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