JPS5832431B2 - 電子式キャッシュレジスタによるオンラインシステムのデ−タ集計方法 - Google Patents
電子式キャッシュレジスタによるオンラインシステムのデ−タ集計方法Info
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- JPS5832431B2 JPS5832431B2 JP54047510A JP4751079A JPS5832431B2 JP S5832431 B2 JPS5832431 B2 JP S5832431B2 JP 54047510 A JP54047510 A JP 54047510A JP 4751079 A JP4751079 A JP 4751079A JP S5832431 B2 JPS5832431 B2 JP S5832431B2
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Description
【発明の詳細な説明】
この発明は電子式キャッシュレジスタによるオンライン
システムのデータ集計方法に関する。
システムのデータ集計方法に関する。
電子式キャッシュレジスタによるオンラインシステムは
第１図に示すように複数の子キャッシュレジスタ１−Ｌ
１−２．・・・１−ｎと親キャッパ／ユレジスタ２とを
伝送ライン３を介して電気的に結合し、各子レジスタか
ら親レジスタに集計し、その集計したデータをプリンタ
等の出力装置４によって外部に出力するようにしている
。
第１図に示すように複数の子キャッシュレジスタ１−Ｌ
１−２．・・・１−ｎと親キャッパ／ユレジスタ２とを
伝送ライン３を介して電気的に結合し、各子レジスタか
ら親レジスタに集計し、その集計したデータをプリンタ
等の出力装置４によって外部に出力するようにしている
。
従来このようなオンラインシステムにおいては図に示す
ように例えば子レジスタ１−１に集計すべき累積データ
Ａ１．Ｂ１．Ｃ，、Ｄｌを格吻した４つの合計器Ｍ１１
． Ｍ、２． Ｍ１３． Ｍ、４が設けられ、子レジス
タ１−２に集計すべき累積データＡ２ １ Ｂ２ １Ｃ
２，Ｄ２を格納した４つの合計器Ｍ２□２Ｍ２□。
ように例えば子レジスタ１−１に集計すべき累積データ
Ａ１．Ｂ１．Ｃ，、Ｄｌを格吻した４つの合計器Ｍ１１
． Ｍ、２． Ｍ１３． Ｍ、４が設けられ、子レジス
タ１−２に集計すべき累積データＡ２ １ Ｂ２ １Ｃ
２，Ｄ２を格納した４つの合計器Ｍ２□２Ｍ２□。
Ｍ２３ ｔ Ｍ２４が設けられ、・・−子レジスタｉ
−ｎに集計すべき累積データＡｎｙＢｎ、Ｃｎ、Ｄｎを
格納した４つの合計器Ｍｎ１ ）Ｍｎ２ 、Ｍｎ３
１Ｍｎ４ ２が設けられている場合にこの各子レジス
タ１−１，１−２．・・・１−ｎから親レジスタ２が累
積データを集計する場合、親レジスタは各子レジスタに
対応した数のバッファメモリＢＦ１ 。
−ｎに集計すべき累積データＡｎｙＢｎ、Ｃｎ、Ｄｎを
格納した４つの合計器Ｍｎ１ ）Ｍｎ２ 、Ｍｎ３
１Ｍｎ４ ２が設けられている場合にこの各子レジス
タ１−１，１−２．・・・１−ｎから親レジスタ２が累
積データを集計する場合、親レジスタは各子レジスタに
対応した数のバッファメモリＢＦ１ 。
ＢＦ２ 、・・・ＢＦｎ 、各子レジスタに設けられて
いる４つの合計器に対応した４つの累計用合計器Ｓ１
、Ｂ２ 、Ｂ３ 、Ｂ４及び総合計器Ｔを設け、先ず親
レジスタ２から子レジスタ１−１に伝送命令を出力して
その子レジスタ１−１から累積データＡ１を出力させて
バッファメモＩＪＢＦ、に格納し、続いて子レジスタ１
−２に伝送命令を出力してその子レジスタ１−２から累
積データＡ２を出力させてバッファメモＩＪＢＦ、Ｊζ
格納し、・・・最後に子レジスタｌ −ｎに伝送命令を
出力してその子レジスタ１−ｎから累積データＡｎを出
力させてバッファメモリＢＦｎに格納するようにしてい
る。
いる４つの合計器に対応した４つの累計用合計器Ｓ１
、Ｂ２ 、Ｂ３ 、Ｂ４及び総合計器Ｔを設け、先ず親
レジスタ２から子レジスタ１−１に伝送命令を出力して
その子レジスタ１−１から累積データＡ１を出力させて
バッファメモＩＪＢＦ、に格納し、続いて子レジスタ１
−２に伝送命令を出力してその子レジスタ１−２から累
積データＡ２を出力させてバッファメモＩＪＢＦ、Ｊζ
格納し、・・・最後に子レジスタｌ −ｎに伝送命令を
出力してその子レジスタ１−ｎから累積データＡｎを出
力させてバッファメモリＢＦｎに格納するようにしてい
る。
そして親レジスタ２はこの状態で各バッファメモＩＪＢ
Ｆ１ 、ＢＦ２ 、・・・ＢＦｎに格納されたデータＡ
１．Ａ２．・・・ＡｎをΣＡｎの演算処理を行なって累
計合計器Ｓ１に格扇７るようにしている。
Ｆ１ 、ＢＦ２ 、・・・ＢＦｎに格納されたデータＡ
１．Ａ２．・・・ＡｎをΣＡｎの演算処理を行なって累
計合計器Ｓ１に格扇７るようにしている。
そしてこの処理が終了すると親レジスタ２は各子レジス
タ１１，１−２ 、・・・１−ｎに再び伝送命令を順次
出力して各子レジスタから累積データＢ１ 、Ｂ２ 、
・・・Ｂｎを順次各各バッファメモリＢＦ１゜ＢＦ２
、・・・ＢＦｎに続出して□Ｂｎの演算処理を行って累
計合計器Ｓ２に格納し、以下、このような処理を累積デ
ータＣ１，Ｃ２、・・・Ｃｎ及びり、。
タ１１，１−２ 、・・・１−ｎに再び伝送命令を順次
出力して各子レジスタから累積データＢ１ 、Ｂ２ 、
・・・Ｂｎを順次各各バッファメモリＢＦ１゜ＢＦ２
、・・・ＢＦｎに続出して□Ｂｎの演算処理を行って累
計合計器Ｓ２に格納し、以下、このような処理を累積デ
ータＣ１，Ｃ２、・・・Ｃｎ及びり、。
Ｂ２ 、Ｄ ｎについても行ない最後にΣＡｎ＋ΣＢ
ｎ＋ΣＣｎ＋ΣＤｎの演算処理を行ないその結果を総合
計器Ｔに格納するようにし、かつ各累計合計器Ｓ１．Ｓ
２ 、Ｂ３ 、Ｂ４及び総合計器Ｔの内容を出力装置４
で出力するようにしていた。
ｎ＋ΣＣｎ＋ΣＤｎの演算処理を行ないその結果を総合
計器Ｔに格納するようにし、かつ各累計合計器Ｓ１．Ｓ
２ 、Ｂ３ 、Ｂ４及び総合計器Ｔの内容を出力装置４
で出力するようにしていた。
しかしこのようなデータ集計方法では親レジスタが各子
レジスタに対して個々に伝送命令を出力し、しかもその
出力を子レジスタに設けられている累積データの合計器
の数だけくり返えし行なわなければならずデータ集計に
ともなう命令の出力回数が多くなってデータ集計時間が
長くなる欠点があり、又伝送ライン及び親レジスタのバ
ッファメモリが長時間にわたって塞がるので、伝送ライ
ン及びバッファメモリの有効使用効率が低下する欠点が
あった。
レジスタに対して個々に伝送命令を出力し、しかもその
出力を子レジスタに設けられている累積データの合計器
の数だけくり返えし行なわなければならずデータ集計に
ともなう命令の出力回数が多くなってデータ集計時間が
長くなる欠点があり、又伝送ライン及び親レジスタのバ
ッファメモリが長時間にわたって塞がるので、伝送ライ
ン及びバッファメモリの有効使用効率が低下する欠点が
あった。
この発明はこのような欠点を除去するために考えられた
もので、データ集計時間の短縮化及び伝送ライン、親キ
ャッシュレジスクのバッファメモリの有効使用効率の向
上を図ることができる電子式キャッシュレジスタによる
オンラインシステムのデータ集計方法を提供することを
目的とする。
もので、データ集計時間の短縮化及び伝送ライン、親キ
ャッシュレジスクのバッファメモリの有効使用効率の向
上を図ることができる電子式キャッシュレジスタによる
オンラインシステムのデータ集計方法を提供することを
目的とする。
以下、この発明の実施例を図面を参照して説明する。
第２図において１ｌ−Ｌｌｌ−２，・・・１１−ｎは子
キャッシュレジスタ、１２は親キャッシュレジスタで各
子レジスタ間が伝送ライン１３−Ｃ１３−２，・・・１
３−（ｎ−１）によってシリアルに結合され、かつその
両端となる子レジスタ１１１と１１−ｎとが上記親レジ
スタ１２に伝送ライン１４−１ 、１４−２によって結
合され閉ループ状の伝送ループを形成している。
キャッシュレジスタ、１２は親キャッシュレジスタで各
子レジスタ間が伝送ライン１３−Ｃ１３−２，・・・１
３−（ｎ−１）によってシリアルに結合され、かつその
両端となる子レジスタ１１１と１１−ｎとが上記親レジ
スタ１２に伝送ライン１４−１ 、１４−２によって結
合され閉ループ状の伝送ループを形成している。
前記子レジスタ１１−１には集積すべき累積データＡＩ
、Ｂ１ 。
、Ｂ１ 。
Ｃ１，Ｄｌを格納した４つの合計器Ｍ１１２Ｍ１□。
Ｍ１３．Ｍ１４．が設けられ、前記子レジスタ１１２に
は集計すべき累積データＡ２ ＞ Ｂ２ ｔ Ｃ２
＞Ｂ２を格納した４つの合計器Ｍ２１ ｊ Ｍ２２２
Ｍ２３２Ｍ２４が設けられ、・−・前記子レジスタ１１
−ｎには集計すべき４つの合計器Ｍ ｎ１２Ｍｎ９５Ｍ
ｎ３７Ｍｎ４が設けられている。
は集計すべき累積データＡ２ ＞ Ｂ２ ｔ Ｃ２
＞Ｂ２を格納した４つの合計器Ｍ２１ ｊ Ｍ２２２
Ｍ２３２Ｍ２４が設けられ、・−・前記子レジスタ１１
−ｎには集計すべき４つの合計器Ｍ ｎ１２Ｍｎ９５Ｍ
ｎ３７Ｍｎ４が設けられている。
前記親レジスタ１２には前記子レジスタ１１−１，１１
−２．・・・１１−ｎの数に対応した数のバッファメモ
ＩＪＢＦ１．ＢＦ２゜ＢＦｎ総合計器Ｔ及び出力装置１
５が設けられている。
−２．・・・１１−ｎの数に対応した数のバッファメモ
ＩＪＢＦ１．ＢＦ２゜ＢＦｎ総合計器Ｔ及び出力装置１
５が設けられている。
前記各子レジスタ１ｌ−ＬＩＬ−２，・・・１１ｎには
第３図に示すように演算回路、インストラクションレコ
ーダ、メモリ制御回路等が内蔵されたＣＰＵ（中央処理
ユニツ１−）２ＬこのＣＰＵ２１に対してデータ、信号
等を外部入力させるキーボード２２、このキーボード２
２か咲片−人力信号に基づいて上記ＣＰＵ２１が各種の
制御動作を行なうためのプログラムが設定ｇｌＲＯＭ（
リード・オンリ・メモリ）２３、前述した４つの合計器
Ｍ（１〜ｎ）、。
第３図に示すように演算回路、インストラクションレコ
ーダ、メモリ制御回路等が内蔵されたＣＰＵ（中央処理
ユニツ１−）２ＬこのＣＰＵ２１に対してデータ、信号
等を外部入力させるキーボード２２、このキーボード２
２か咲片−人力信号に基づいて上記ＣＰＵ２１が各種の
制御動作を行なうためのプログラムが設定ｇｌＲＯＭ（
リード・オンリ・メモリ）２３、前述した４つの合計器
Ｍ（１〜ｎ）、。
Ｍ（１〜ｎ）２２Ｍ（１〜ｎ）３２Ｍ（１〜ｎ）４等可
変的データを記憶する各種メモリが形成され、上記ＣＰ
Ｕ２１によって制御されるＲＡＭ２４が設けられている
。
変的データを記憶する各種メモリが形成され、上記ＣＰ
Ｕ２１によって制御されるＲＡＭ２４が設けられている
。
又前記各子レジスタ１ｌ−Ｌ１１−２ 、・１１−ｎに
は前記ＣＰＵ２１によって制御Δれる処理データを表添
する表示器２５、同じく上記ＣＰＵ２１によって制御さ
れ処理データを印字するプリンタ２６及び上記ＣＰＵ２
１によって制御され前述した親レジスタ１２とデータ、
信号の交信を行なう伝送制御装置２７が設けられている
。
は前記ＣＰＵ２１によって制御Δれる処理データを表添
する表示器２５、同じく上記ＣＰＵ２１によって制御さ
れ処理データを印字するプリンタ２６及び上記ＣＰＵ２
１によって制御され前述した親レジスタ１２とデータ、
信号の交信を行なう伝送制御装置２７が設けられている
。
前記親レジスタ１２には第４図に示すように前述した各
子レジスタの回路と同様の機能をもつＣＰＵ（中央処理
ユニット）２８、ＲＯＭ（リード・オンリ・メモリ）２
９、キーボード３０、表示器３１、プリンタ３２が設け
られている。
子レジスタの回路と同様の機能をもつＣＰＵ（中央処理
ユニット）２８、ＲＯＭ（リード・オンリ・メモリ）２
９、キーボード３０、表示器３１、プリンタ３２が設け
られている。
なお、上記表示器３１及びプリンタ３２は前記出力装置
１５を形成している。
１５を形成している。
又前記親レジスタ１２には前述したバッファメモリＢＦ
１ 、ＢＦ２・・・ＢＦｎが形成され、前記ＣＰＵ２Ｂ
によって制御されるＢ−ＲＡＭ（バッファ・ランダム・
アクセス・メモリ）３３、前述した境合計器Ｔ等が形成
され、上記ＣＰＵ２８によって制御されるＳ−ＲＡＭ（
サム・ランダム・アクセス・メモリ）３４及び上記ＣＰ
Ｕ２８によって制御され前述した全ての子レジスタ１ｌ
−Ｌ１１−２．・・・１１−ｎとデータ、信号の伝送を
行なう伝送制御装置３５が設けられている。
１ 、ＢＦ２・・・ＢＦｎが形成され、前記ＣＰＵ２Ｂ
によって制御されるＢ−ＲＡＭ（バッファ・ランダム・
アクセス・メモリ）３３、前述した境合計器Ｔ等が形成
され、上記ＣＰＵ２８によって制御されるＳ−ＲＡＭ（
サム・ランダム・アクセス・メモリ）３４及び上記ＣＰ
Ｕ２８によって制御され前述した全ての子レジスタ１ｌ
−Ｌ１１−２．・・・１１−ｎとデータ、信号の伝送を
行なう伝送制御装置３５が設けられている。
前記親レジスタ１２は前記各子レジスタ１１−１゜１１
−２ 、・１１−Ｈの各合計器Ｍ（１〜ｎ）１゜Ｍ（１
〜ｎ）２２Ｍ（１〜ｎ）３２Ｍ（１〜ｎ）４からデータ
を集計する場合には、先ずＣＰＵ２８で伝送制御装置３
５を制御し、伝送ライン１４−１〜１３−１〜１３−２
〜・・・１３−（ｎ−１）を介してスタートアドレスデ
ータ、語長データ、スタートアドレスからｍステップし
たアドレスを指定するｍステップデータ、ｍステップし
たものも語長が同じであるというコードデータ、データ
個数を示す個数データ及び加算命令コードデータからな
る演算命令を全て子レジスタ１１−１，１１−２．・・
・１１−ｎに対して送信するようにしている。
−２ 、・１１−Ｈの各合計器Ｍ（１〜ｎ）１゜Ｍ（１
〜ｎ）２２Ｍ（１〜ｎ）３２Ｍ（１〜ｎ）４からデータ
を集計する場合には、先ずＣＰＵ２８で伝送制御装置３
５を制御し、伝送ライン１４−１〜１３−１〜１３−２
〜・・・１３−（ｎ−１）を介してスタートアドレスデ
ータ、語長データ、スタートアドレスからｍステップし
たアドレスを指定するｍステップデータ、ｍステップし
たものも語長が同じであるというコードデータ、データ
個数を示す個数データ及び加算命令コードデータからな
る演算命令を全て子レジスタ１１−１，１１−２．・・
・１１−ｎに対して送信するようにしている。
したがって例えば子レジスタのＲＡＭ２４に第５図に示
すような形で４つの合計器Ｍ（１〜ｎ）１゜Ｍ（１〜ｎ
）２２Ｍ（１〜ｎ）３２Ｍ（１〜ｎ）４が形成されてい
るとすると親レジスタ１２からの演算命令においてスタ
ートアドレスデータが８０００番地を指定し、語長デー
タが１６桁を指定し、ｍステップデータが４ステツプ目
を指定し、個数データが４個分を指定するようになる。
すような形で４つの合計器Ｍ（１〜ｎ）１゜Ｍ（１〜ｎ
）２２Ｍ（１〜ｎ）３２Ｍ（１〜ｎ）４が形成されてい
るとすると親レジスタ１２からの演算命令においてスタ
ートアドレスデータが８０００番地を指定し、語長デー
タが１６桁を指定し、ｍステップデータが４ステツプ目
を指定し、個数データが４個分を指定するようになる。
この演算命令を伝送制御装置２７を介して受信した各子
レジスフはＣＰＵ２１でＲＡＭ２４を制御してそれぞれ
データＡ＋データＢ＋データＣ＋データＤの演算（加算
）を実行し、その結果をＲＡＭ２４内に形成されたバッ
ファメモリ（図示せず）に保納する。
レジスフはＣＰＵ２１でＲＡＭ２４を制御してそれぞれ
データＡ＋データＢ＋データＣ＋データＤの演算（加算
）を実行し、その結果をＲＡＭ２４内に形成されたバッ
ファメモリ（図示せず）に保納する。
次に前記親レジスタ１２は前記各子レジスフ１ｌ−Ｌ１
１−２．・・・１１−ｎに対してデータの伝送命令を送
信する。
１−２．・・・１１−ｎに対してデータの伝送命令を送
信する。
これにより先ず子レジスタ１１−１がΣ１＝Ａ１＋Ｂ１
＋Ｃ１＋Ｄ１のデータを伝送ライン１３−１に出力する
。
＋Ｃ１＋Ｄ１のデータを伝送ライン１３−１に出力する
。
続いて子レジスタ１１−２が前段の子レジスタ１１１の
データΣ１に連結してΣ２＝Ａ２＋Ｂ２＋Ｃ２＋Ｄ２の
データを伝送ライン１３−２に出力する。
データΣ１に連結してΣ２＝Ａ２＋Ｂ２＋Ｃ２＋Ｄ２の
データを伝送ライン１３−２に出力する。
したがって伝送ライン１３−２にはΣ１゜Σ２のデータ
が伝送されることになる。
が伝送されることになる。
以下このようにしてデータ処理を行なうことにより伝送
ライン１３−（ｎ−１）にはΣ１．Σ２．・・・Σ（ｎ
ｌ）の連結データが伝送され、さらに子レジスタ１１−
ｎによってΣｎのデータが連結され親レジスタ１２には
伝送ライン１４−２を介してΣ１゜Σ２．・・・Σｎの
連結データが伝送されることになる。
ライン１３−（ｎ−１）にはΣ１．Σ２．・・・Σ（ｎ
ｌ）の連結データが伝送され、さらに子レジスタ１１−
ｎによってΣｎのデータが連結され親レジスタ１２には
伝送ライン１４−２を介してΣ１゜Σ２．・・・Σｎの
連結データが伝送されることになる。
なお、各子レジスタ１１−１，１１−２．・・・１１−
ｎにおけるデータの伝送はＣＰＵ２１でＲＡＭ２４及び
伝送制御装置２７を制御して行なわれる。
ｎにおけるデータの伝送はＣＰＵ２１でＲＡＭ２４及び
伝送制御装置２７を制御して行なわれる。
親レジスタ１２は伝送ライン１４−２を介して伝送され
た連結データΣ１．Σ２．・・・Σｎを伝送制御装置３
５を介して取込み、その連結データを分離して各バッフ
ァメモリＢＦ１ 、ＢＦ２ 。
た連結データΣ１．Σ２．・・・Σｎを伝送制御装置３
５を介して取込み、その連結データを分離して各バッフ
ァメモリＢＦ１ 、ＢＦ２ 。
・・・ＢＦｎに格納する。
そしてこの取込みが終了すると各子レジスフ１ｌ−Ｌ１
１−２．・・・１１−ｎに対して受信終了信号を送信し
、かつ各バッファメモリＢＰ、、ＢＦ２ 、 ・・’Ｂ
ＦｎのデータΣ１゜Σ２．・・・ΣｎをＣＰＵ２８によ
ってΣ１＋Σ２・・・＋Σｎの演算処理を行ないその総
合計データを総合計器Ｔに格納する。
１−２．・・・１１−ｎに対して受信終了信号を送信し
、かつ各バッファメモリＢＰ、、ＢＦ２ 、 ・・’Ｂ
ＦｎのデータΣ１゜Σ２．・・・ΣｎをＣＰＵ２８によ
ってΣ１＋Σ２・・・＋Σｎの演算処理を行ないその総
合計データを総合計器Ｔに格納する。
そして最後に親レジスタ１２は総合計器Ｔの繰合計デー
タをプリンタ３２でレシート等に印字するとともに表示
器３１で表示させる。
タをプリンタ３２でレシート等に印字するとともに表示
器３１で表示させる。
この一連の親レジスタ１２と各子レジスタ１ｌ−Ｌ１１
−２．・・・１１−ｎとのデータ、信号の伝送処理過程
をフローチャートで示せば第６図に示すようになる。
−２．・・・１１−ｎとのデータ、信号の伝送処理過程
をフローチャートで示せば第６図に示すようになる。
このように親レジスタ１２から全子レジスタ１１−１，
１１−２．・・・１１−ｎに対してスタートアドレスデ
ータ、語長データ、ｍステップデータ、コードデータ、
個数データ及び加算命令コードデータの６個データから
なる共通の演算命令を１回伝送して全子レジスタ１１−
１，１１−２゜・・・１１−ｎに予め集積すべき複数の
累積データを加算処理させておき、その後全子レジスタ
１１−１．１１−２．・・・１１−ｎに伝送命令を伝送
して全子レジスタからそれぞれ加算処理されたデータを
集計するようにしているので、親レジスタが全子レジス
タに対して個々にしかも何回もくり返して命令を伝送す
る必要がなく、データの集計時間を短縮することができ
る。
１１−２．・・・１１−ｎに対してスタートアドレスデ
ータ、語長データ、ｍステップデータ、コードデータ、
個数データ及び加算命令コードデータの６個データから
なる共通の演算命令を１回伝送して全子レジスタ１１−
１，１１−２゜・・・１１−ｎに予め集積すべき複数の
累積データを加算処理させておき、その後全子レジスタ
１１−１．１１−２．・・・１１−ｎに伝送命令を伝送
して全子レジスタからそれぞれ加算処理されたデータを
集計するようにしているので、親レジスタが全子レジス
タに対して個々にしかも何回もくり返して命令を伝送す
る必要がなく、データの集計時間を短縮することができ
る。
しかもデータ集計における命令やデータが伝送ラインを
使用する時間が短かいので伝送ラインをその外地のデー
タ伝送に長く使用することができるから伝送ラインの有
効使用効率を向上することができる。
使用する時間が短かいので伝送ラインをその外地のデー
タ伝送に長く使用することができるから伝送ラインの有
効使用効率を向上することができる。
又親レジスタの各バッファメモＩＪＢＦ１ 、ＢＦ２
、・・・ＢＦｎの使用は伝送ライン１４−２を介して連
結データΣ１．Σ２．・・・Σｎが取込まれてからその
各バッファメモリのデータが加算処理されるまでの比較
短かい時間でよいからそれだけ各バッファメモリを他の
用途に長く使用することができバッファメモリの有効使
用効率を向上することができる。
、・・・ＢＦｎの使用は伝送ライン１４−２を介して連
結データΣ１．Σ２．・・・Σｎが取込まれてからその
各バッファメモリのデータが加算処理されるまでの比較
短かい時間でよいからそれだけ各バッファメモリを他の
用途に長く使用することができバッファメモリの有効使
用効率を向上することができる。
なお、前記実施例では各子レジスタで演算処理されたデ
ータを連結してまとめて親レジスタに伝送するようにし
たがかならずしもこれに限定されるものではなく、例え
ば各子レジスタから個々に親レジスタに対して演算処理
されたデータを伝送するようにしてもよい。
ータを連結してまとめて親レジスタに伝送するようにし
たがかならずしもこれに限定されるものではなく、例え
ば各子レジスタから個々に親レジスタに対して演算処理
されたデータを伝送するようにしてもよい。
以上詳述したようにこの発明によれば集計すべき累積デ
ータを格納する複数の合計器を設けるとともに伝送制御
装置を設けた複数の子キャッシュレジスタと、この各子
キャッシュレジスタに対して伝送制御装置を介して電気
的に接続され上記各子キャッシュレジスタの各合計器の
データを上記伝送制御装置を介してバッファメモリに一
旦取込んでから内部合計器に集計し、かつその集計した
データを出力装置によって外部へ出力するようにした親
キャッシュレジスタとからなるオンラインシステムにお
いて、前記親キャッシュレジスタは金子キャッシュレジ
スタに対して先ず共通の演算命令を出力して上記各子キ
ャッシュレジスタに自己の各合計器の演算を実行させて
待機させ、続いて伝送命令を出力して上記各子キャッシ
ュレジスタから演算結果のデータのみを順次集計するよ
うにしているので、データ集計時間の短縮化を図ること
ができるとともに伝送ライン及び親キャンシュレジスタ
のバッファメモリを有効に使用できて使用効率を向上す
ることができる電子式キャッシュレジスタによるオンラ
インシステムのデータ集計方法を提供できるものである
。
ータを格納する複数の合計器を設けるとともに伝送制御
装置を設けた複数の子キャッシュレジスタと、この各子
キャッシュレジスタに対して伝送制御装置を介して電気
的に接続され上記各子キャッシュレジスタの各合計器の
データを上記伝送制御装置を介してバッファメモリに一
旦取込んでから内部合計器に集計し、かつその集計した
データを出力装置によって外部へ出力するようにした親
キャッシュレジスタとからなるオンラインシステムにお
いて、前記親キャッシュレジスタは金子キャッシュレジ
スタに対して先ず共通の演算命令を出力して上記各子キ
ャッシュレジスタに自己の各合計器の演算を実行させて
待機させ、続いて伝送命令を出力して上記各子キャッシ
ュレジスタから演算結果のデータのみを順次集計するよ
うにしているので、データ集計時間の短縮化を図ること
ができるとともに伝送ライン及び親キャンシュレジスタ
のバッファメモリを有効に使用できて使用効率を向上す
ることができる電子式キャッシュレジスタによるオンラ
インシステムのデータ集計方法を提供できるものである
。
第１図は従来例を示す概略ブロック図、第２図〜第６図
はこの発明の実施例を示すもので、第２図は概略ブロッ
ク図、第３図は子キャッシュレジスフの回路構成を示す
ブロック図、第４図は親キャッシュレジスタの回路構成
を示すブロック図、第５図は子キャッシュレジスタにお
けるＲＡＭの合計器部のメモリ構成の一例を示す図、第
６図は親キャッシュレジスタと各子キャッシュレジスタ
とのデータ伝送処理過程を示すフローチャートである。 １ｌ−ＬＩＬ−２，・・・１１−ｎ・・・・・・子キャ
ッシュレジスタ、１２・・・・・・親キャッシュレジス
タ、Ｍｌ、〜Ｍ１４２Ｍ２１〜Ｍ２４．・・・Ｍｎ１〜
Ｍｎ４・・・・・・合計器、ＲＦｌ 、ＢＦ２ ｔ
・−・ＢＦｎ・・・・・・バッファメモリ、Ｔ・・・・
・・総合計器、１３−Ｌ１３−２゜・・・１３−（ｎ−
１） 、 １４−１ 、１４−２・・・・・・伝送ライ
ン、１５・・・・・・出力装置。
はこの発明の実施例を示すもので、第２図は概略ブロッ
ク図、第３図は子キャッシュレジスフの回路構成を示す
ブロック図、第４図は親キャッシュレジスタの回路構成
を示すブロック図、第５図は子キャッシュレジスタにお
けるＲＡＭの合計器部のメモリ構成の一例を示す図、第
６図は親キャッシュレジスタと各子キャッシュレジスタ
とのデータ伝送処理過程を示すフローチャートである。 １ｌ−ＬＩＬ−２，・・・１１−ｎ・・・・・・子キャ
ッシュレジスタ、１２・・・・・・親キャッシュレジス
タ、Ｍｌ、〜Ｍ１４２Ｍ２１〜Ｍ２４．・・・Ｍｎ１〜
Ｍｎ４・・・・・・合計器、ＲＦｌ 、ＢＦ２ ｔ
・−・ＢＦｎ・・・・・・バッファメモリ、Ｔ・・・・
・・総合計器、１３−Ｌ１３−２゜・・・１３−（ｎ−
１） 、 １４−１ 、１４−２・・・・・・伝送ライ
ン、１５・・・・・・出力装置。
Claims (1)
- １ 集計すべき累積データを格納する複数の合計器を設
けるとともに伝送制御装置を設けた複数の子キャッシュ
レジスタと、この各子キャッシュレジスタに対して伝送
ラインを介して電気的に接続されたヒ記各子キャッシュ
レジスタの各合計器のデータを内蔵された伝送制御装置
を介して複数のバッファメモリにそれぞれ一旦取込んで
から内部合計器に集計し、かつその集計したデータを出
力装置によって外部へ出力するようにした親キャッシュ
レジスタとからなるオンラインシステムによりデータを
集計するにあたり、前記親キャッシュレジスタは金子キ
ャッシュレジスタに対して先ず共通の演算命令を出力し
て上記各子キャッシュレジスタに自己の各合計器の演算
を実行させて待機させ、続いて伝送命令を出力して上記
各子キャッシュレジスタから演算結果のデータのみを前
記伝送ラインを介して順次集計するようにしたことを特
徴とする電子式キャッシュレジスタによるオンラインシ
ステムのデータ集計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54047510A JPS5832431B2 (ja) | 1979-04-18 | 1979-04-18 | 電子式キャッシュレジスタによるオンラインシステムのデ−タ集計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54047510A JPS5832431B2 (ja) | 1979-04-18 | 1979-04-18 | 電子式キャッシュレジスタによるオンラインシステムのデ−タ集計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55140963A JPS55140963A (en) | 1980-11-04 |
| JPS5832431B2 true JPS5832431B2 (ja) | 1983-07-13 |
Family
ID=12777099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54047510A Expired JPS5832431B2 (ja) | 1979-04-18 | 1979-04-18 | 電子式キャッシュレジスタによるオンラインシステムのデ−タ集計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832431B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57174735A (en) * | 1981-04-15 | 1982-10-27 | Pitney Bowes Inc | Serial communication bus for remote terminal |
| JPS57182270A (en) * | 1981-04-30 | 1982-11-10 | Sharp Corp | Electronic cash register system |
| JPH0766473B2 (ja) * | 1985-06-17 | 1995-07-19 | カシオ計算機株式会社 | 売上データ管理システム |
| JPH0766474B2 (ja) * | 1985-06-17 | 1995-07-19 | カシオ計算機株式会社 | 売上データ管理システム |
| JPH0721833B2 (ja) * | 1985-06-17 | 1995-03-08 | カシオ計算機株式会社 | 累計データ管理装置 |
| JP6958684B2 (ja) * | 2017-08-21 | 2021-11-02 | カシオ計算機株式会社 | 売上データ処理装置、表示方法及びプログラム |
-
1979
- 1979-04-18 JP JP54047510A patent/JPS5832431B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55140963A (en) | 1980-11-04 |
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