JPH06204871A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH06204871A JPH06204871A JP1696793A JP1696793A JPH06204871A JP H06204871 A JPH06204871 A JP H06204871A JP 1696793 A JP1696793 A JP 1696793A JP 1696793 A JP1696793 A JP 1696793A JP H06204871 A JPH06204871 A JP H06204871A
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- JP
- Japan
- Prior art keywords
- converter
- memory
- memory block
- digital data
- processing device
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ＡＤ変換器側で変換結果を管理し、外部デジ
タルデータ処理装置の負担を軽減した、ＤＳＰ等のリア
ルタイム処理に適したＡＤ変換器の提供。 【構成】 ＡＤ変換器１０はＡＤ変換部１、スレーブメ
モリブロック２、マスターメモリブロック３、メモリ管
理部４から構成され、メモリ管理部４はＡＤ変換部１に
よる変換結果をＡＤ変換器１０外のデジタルデータ処理
装置が指定したデータ長分になるまで、スレーブメモリ
ブロック２に保持し、変換結果がデータ長分になる毎に
スレーブメモリブロック２の内容をメモリブロック３に
転送してメモリブロック３を更新するようコントロール
し、また、外部デジタル処理装置とコントロールデータ
の入出力を行う。データ長はデジタルデータ処理装置か
ら端子１４を介してメモリ管理部４に送出される。外部
デジタルデータ処理装置はマスターメモリブロック３を
ＡＤ変換器１０の動作とは独立してアクセスできる。
タルデータ処理装置の負担を軽減した、ＤＳＰ等のリア
ルタイム処理に適したＡＤ変換器の提供。 【構成】 ＡＤ変換器１０はＡＤ変換部１、スレーブメ
モリブロック２、マスターメモリブロック３、メモリ管
理部４から構成され、メモリ管理部４はＡＤ変換部１に
よる変換結果をＡＤ変換器１０外のデジタルデータ処理
装置が指定したデータ長分になるまで、スレーブメモリ
ブロック２に保持し、変換結果がデータ長分になる毎に
スレーブメモリブロック２の内容をメモリブロック３に
転送してメモリブロック３を更新するようコントロール
し、また、外部デジタル処理装置とコントロールデータ
の入出力を行う。データ長はデジタルデータ処理装置か
ら端子１４を介してメモリ管理部４に送出される。外部
デジタルデータ処理装置はマスターメモリブロック３を
ＡＤ変換器１０の動作とは独立してアクセスできる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ／デジタル変換
器（以下、ＡＤ変換器という）に関する。
器（以下、ＡＤ変換器という）に関する。
【０００２】
【従来の技術】従来のＡＤ変換器は、図５に示すように
アナログ信号ａをＡＤ変換部５１でデジタル信号ｄに変
換し、ラッチ５２でその変換信号を保持し、変換したデ
ジタル信号ｄと共に変換終了信号ｅを外部の（ＡＤ変換
器の出力を入力とする）デジタルデータ処理装置側（図
示せず）に出力する。同時に次の変換を開始し変換が完
了すると新たな変換結果を保持し再び変換終了結果をデ
ジタルデータ処理装置に出力する。この場合、ＡＤ変換
器は変換結果がデジタルデータ処理装置側で利用されて
いるかどうかはチェックすることなく動作を続ける。
アナログ信号ａをＡＤ変換部５１でデジタル信号ｄに変
換し、ラッチ５２でその変換信号を保持し、変換したデ
ジタル信号ｄと共に変換終了信号ｅを外部の（ＡＤ変換
器の出力を入力とする）デジタルデータ処理装置側（図
示せず）に出力する。同時に次の変換を開始し変換が完
了すると新たな変換結果を保持し再び変換終了結果をデ
ジタルデータ処理装置に出力する。この場合、ＡＤ変換
器は変換結果がデジタルデータ処理装置側で利用されて
いるかどうかはチェックすることなく動作を続ける。
【０００３】一般に、ＡＤ変換器の処理結果はデジタル
データ処理装置側で管理されることが多く、デジタルデ
ータ処理装置側のＣＰＵの処理速度に対してＡＤ変換速
度が速い場合にはＡＤ変換の結果はＤＭＡ（ダイレクト
・メモリ・アクセス）転送でメモリへ転送された後、演
算処理される。一方、ＡＤ変換速度が遅い場合にはデジ
タルデータ処理装置がＡＤ変換器の変換終了信号をモニ
ターしながら逐次処理を行うことが多い。
データ処理装置側で管理されることが多く、デジタルデ
ータ処理装置側のＣＰＵの処理速度に対してＡＤ変換速
度が速い場合にはＡＤ変換の結果はＤＭＡ（ダイレクト
・メモリ・アクセス）転送でメモリへ転送された後、演
算処理される。一方、ＡＤ変換速度が遅い場合にはデジ
タルデータ処理装置がＡＤ変換器の変換終了信号をモニ
ターしながら逐次処理を行うことが多い。
【０００４】これらの手法は、デジタルデータ処理装置
がバッチ処理であったり、アナログシステムをそのまま
デジタルシステムへ置き換えている場合には問題が生じ
ないが、適応フィルタや等化器といったデジタル信号処
理では、信号の前後関係が必ず問題になり、数個から数
百個の信号を一度に取り扱う必要があるので、デジタル
データ処理装置側で変換結果を必要な数だけメモリに蓄
えておく処理を必要とし、また、これらの信号処理では
リアルタイム処理が求められることが多い。
がバッチ処理であったり、アナログシステムをそのまま
デジタルシステムへ置き換えている場合には問題が生じ
ないが、適応フィルタや等化器といったデジタル信号処
理では、信号の前後関係が必ず問題になり、数個から数
百個の信号を一度に取り扱う必要があるので、デジタル
データ処理装置側で変換結果を必要な数だけメモリに蓄
えておく処理を必要とし、また、これらの信号処理では
リアルタイム処理が求められることが多い。
【０００５】
【発明が解決しようとする課題】上記従来方式のＡＤ変
換器を用いた場合、上述したようにＡＤ変換器の処理結
果の管理をすべてデジタルデータ処理装置側で行う必要
があるのでデジタルデータ処理装置側の負担が大きいと
いう問題点があった。例えば、小形ステレオなどの音響
処理でＤＳＰ（デジタル・シグナル・プロセッサ）を用
いてＡＤ変換器の変換結果をリアルタイム処理するため
にはＤＳＰ用のプログラムの開発を要するが、従来方式
のＡＤ変換器の変換結果ではプログラムが複雑になり、
ＤＳＰプログラムの開発を困難にしていた。
換器を用いた場合、上述したようにＡＤ変換器の処理結
果の管理をすべてデジタルデータ処理装置側で行う必要
があるのでデジタルデータ処理装置側の負担が大きいと
いう問題点があった。例えば、小形ステレオなどの音響
処理でＤＳＰ（デジタル・シグナル・プロセッサ）を用
いてＡＤ変換器の変換結果をリアルタイム処理するため
にはＤＳＰ用のプログラムの開発を要するが、従来方式
のＡＤ変換器の変換結果ではプログラムが複雑になり、
ＤＳＰプログラムの開発を困難にしていた。
【０００６】本発明は上記問題点に鑑みて創案されたも
のであり、ＡＤ変換器側に変換結果の管理機構を設け、
デジタルデータ処理装置側の負担を軽減しＤＳＰ等のリ
アルタイム処理に適したＡＤ変換器を提供することを目
的とする。
のであり、ＡＤ変換器側に変換結果の管理機構を設け、
デジタルデータ処理装置側の負担を軽減しＤＳＰ等のリ
アルタイム処理に適したＡＤ変換器を提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明のＡＤ変換器は、アナログデータを入力しデ
ジタルデータに変換するＡＤ変換部と、変換されたデジ
タルデータを所定量記憶する第１のメモリ部と、第１の
メモリ部に記憶されたデジタルデータを所定量ずつ記憶
する第２のメモリ部と、第１のメモリ部のデータ量が所
定量になったときに該第１のメモリ部に記憶されている
デジタルデータを第２のメモリ部へ転送するように第１
及び第２のメモリ部を制御する制御部と、からなること
を特徴とする。
めに本発明のＡＤ変換器は、アナログデータを入力しデ
ジタルデータに変換するＡＤ変換部と、変換されたデジ
タルデータを所定量記憶する第１のメモリ部と、第１の
メモリ部に記憶されたデジタルデータを所定量ずつ記憶
する第２のメモリ部と、第１のメモリ部のデータ量が所
定量になったときに該第１のメモリ部に記憶されている
デジタルデータを第２のメモリ部へ転送するように第１
及び第２のメモリ部を制御する制御部と、からなること
を特徴とする。
【０００８】
【作用】上記構成により本発明のＡＤ変換器は、ＡＤ変
換部でアナログデータを入力してデジタルデータに変換
し、第１のメモリ部で変換されたデジタルデータを所定
量記憶し、第２のメモリ部で第１のメモリ部に記憶され
たデジタルデータを所定量ずつ記憶する。そして、制御
部により第１のメモリ部のデータ量が所定量になったと
きに該第１のメモリ部に記憶されているデジタルデータ
を第２のメモリ部へ転送するように第１及び第２のメモ
リ部を制御する。これによりＡＤ変換器に接続するデジ
タルデータ処理装置（例えば、ＤＳＰ）はＡＤ変換器の
動作とは独立して、第２のメモリ部を単なるメモリとし
て、アクセスできる。
換部でアナログデータを入力してデジタルデータに変換
し、第１のメモリ部で変換されたデジタルデータを所定
量記憶し、第２のメモリ部で第１のメモリ部に記憶され
たデジタルデータを所定量ずつ記憶する。そして、制御
部により第１のメモリ部のデータ量が所定量になったと
きに該第１のメモリ部に記憶されているデジタルデータ
を第２のメモリ部へ転送するように第１及び第２のメモ
リ部を制御する。これによりＡＤ変換器に接続するデジ
タルデータ処理装置（例えば、ＤＳＰ）はＡＤ変換器の
動作とは独立して、第２のメモリ部を単なるメモリとし
て、アクセスできる。
【０００９】
【実施例】図１は本発明に基づくＡＤ変換器の基本的構
成を示すブロック図であり、１はＡＤ変換部、２はスレ
ーブメモリブロックであり第１のメモリに相当し、３は
マスターメモリブロックであり第２のメモリに相当し、
４はメモリ管理部であり制御部に相当し、１０はＡＤ変
換器全体、１１はアナログ信号入力端子、１２はデジタ
ル信号出力端子、１４はコントロールデータ入出力端子
である。
成を示すブロック図であり、１はＡＤ変換部、２はスレ
ーブメモリブロックであり第１のメモリに相当し、３は
マスターメモリブロックであり第２のメモリに相当し、
４はメモリ管理部であり制御部に相当し、１０はＡＤ変
換器全体、１１はアナログ信号入力端子、１２はデジタ
ル信号出力端子、１４はコントロールデータ入出力端子
である。
【００１０】図１においてＡＤ変換器１０は、ＡＤ変換
部１による変換結果をＡＤ変換器１０に接続する外部デ
ジタルデータ処理装置（図示せず）が分析に使用する分
析区間長分になるまでの変換結果をスレーブメモリブロ
ック２に保持し、変換結果が分析区間長になる毎にスレ
ーブメモリブロック２の内容をメモリブロック３に転送
してメモリブロック３を更新するようメモリ管理部４で
コントロールする。また、メモリ管理部４はデジタル処
理装置とコントロールデータの入出力を行う。なお、分
析区間長は外部デジタルデータ処理装置からコントロー
ルデータ入力端子１４を介してメモリ管理部に送出され
る。
部１による変換結果をＡＤ変換器１０に接続する外部デ
ジタルデータ処理装置（図示せず）が分析に使用する分
析区間長分になるまでの変換結果をスレーブメモリブロ
ック２に保持し、変換結果が分析区間長になる毎にスレ
ーブメモリブロック２の内容をメモリブロック３に転送
してメモリブロック３を更新するようメモリ管理部４で
コントロールする。また、メモリ管理部４はデジタル処
理装置とコントロールデータの入出力を行う。なお、分
析区間長は外部デジタルデータ処理装置からコントロー
ルデータ入力端子１４を介してメモリ管理部に送出され
る。
【００１１】このような構成により、外部デジタルデー
タ処理装置はマスターメモリブロックをＡＤ変換器１０
の動作とは独立して、単なるメモリとして、アクセスで
きるので、例えば、ＤＳＰのプログラム上の負担を軽減
することができる。
タ処理装置はマスターメモリブロックをＡＤ変換器１０
の動作とは独立して、単なるメモリとして、アクセスで
きるので、例えば、ＤＳＰのプログラム上の負担を軽減
することができる。
【００１２】図２は図１のＡＤ変換回路の一実施例であ
り、図３は図２のＡＤ変換器１０’の動作を示すフロー
チャートである。また、図２で１３はメモリブロック３
内の読み出したいデータのアドレス指定用外部デジタル
データ処理装置からの入力端子、１４−１は外部デジタ
ルデータ処理装置からのメモリ管理部５へのサンプル数
（分析データ長）信号入力端子、１４−２は外部デジタ
ル処理装置からのチップセレクト信号入力端子、１４−
３は外部デジタルデータ処理装置へのメモリブロック３
内のデータ読み出し許可信号出力端子である。以下、図
３によりＡＤ変換器１０’の動作について述べる。
り、図３は図２のＡＤ変換器１０’の動作を示すフロー
チャートである。また、図２で１３はメモリブロック３
内の読み出したいデータのアドレス指定用外部デジタル
データ処理装置からの入力端子、１４−１は外部デジタ
ルデータ処理装置からのメモリ管理部５へのサンプル数
（分析データ長）信号入力端子、１４−２は外部デジタ
ル処理装置からのチップセレクト信号入力端子、１４−
３は外部デジタルデータ処理装置へのメモリブロック３
内のデータ読み出し許可信号出力端子である。以下、図
３によりＡＤ変換器１０’の動作について述べる。
【００１３】 （Ｓ１） 外部のデジタルデータ処理装置から送出され
たサンプル数（分析データ長）“Ｎ”をメモリ管理装置
にセットする。 （Ｓ２） アナログ入力信号ａをＡＤ変換部１でデジタ
ル信号に変換する。 （Ｓ３） ＡＤ変換部１から変換終了信号をメモリ管理
部４に送出する。 （Ｓ４） メモリ管理部４ではＡＤ変換部１からの変換
終了信号を用いてＡＤ変換結果を転送すべきメモリアド
レス（スレーブメモリブロック）の計算を行い、スレー
ブメモリブロック２へ転送アドレスを送出（指定）す
る。この時点でＡＤ変換部１による変換結果がスレーブ
メモリブロック２の指定（転送）アドレスに格納され
る。 （Ｓ５） メモリ管理部４では変換終了信号の数をカウ
ントし、データ数“Ｎ”と比較し、変換終了信号のカウ
ント数がデータ数“Ｎ”より少ないときは（Ｓ２）〜
（Ｓ５）を繰り返し、変換終了信号のカウント数がデー
タ数“Ｎ”と等しいときには（Ｓ６）を実行する。 （Ｓ６） スレーブメモリブロック２の内容をマスター
メモリブロック３へ転送する。 （Ｓ７） メモリ管理部４ではアドレス計算の結果及び
変換終了信号のカウント数をリセットしＳ２〜Ｓ６を繰
り返す。
たサンプル数（分析データ長）“Ｎ”をメモリ管理装置
にセットする。 （Ｓ２） アナログ入力信号ａをＡＤ変換部１でデジタ
ル信号に変換する。 （Ｓ３） ＡＤ変換部１から変換終了信号をメモリ管理
部４に送出する。 （Ｓ４） メモリ管理部４ではＡＤ変換部１からの変換
終了信号を用いてＡＤ変換結果を転送すべきメモリアド
レス（スレーブメモリブロック）の計算を行い、スレー
ブメモリブロック２へ転送アドレスを送出（指定）す
る。この時点でＡＤ変換部１による変換結果がスレーブ
メモリブロック２の指定（転送）アドレスに格納され
る。 （Ｓ５） メモリ管理部４では変換終了信号の数をカウ
ントし、データ数“Ｎ”と比較し、変換終了信号のカウ
ント数がデータ数“Ｎ”より少ないときは（Ｓ２）〜
（Ｓ５）を繰り返し、変換終了信号のカウント数がデー
タ数“Ｎ”と等しいときには（Ｓ６）を実行する。 （Ｓ６） スレーブメモリブロック２の内容をマスター
メモリブロック３へ転送する。 （Ｓ７） メモリ管理部４ではアドレス計算の結果及び
変換終了信号のカウント数をリセットしＳ２〜Ｓ６を繰
り返す。
【００１４】マスターメモリブロック３内のデータはＡ
Ｄ変換部の内部動作とは独立して読み出すことができ、
マスターメモリブロック３をアクセスするＤＳＰやＣＰ
Ｕ側からはＲＯＭと同様に取り扱うことができる。
Ｄ変換部の内部動作とは独立して読み出すことができ、
マスターメモリブロック３をアクセスするＤＳＰやＣＰ
Ｕ側からはＲＯＭと同様に取り扱うことができる。
【００１５】例えば、ＤＳＰからマスターメモリブロッ
ク３のデータを読み出す場合、ＤＳＰはまずメモリ管理
部５からの読み出し許可信号をチェックし、読み出し可
能状態であれば読み出しアドレスをマスターメモリブロ
ック３に送出する。そして、マスターメモリブロック３
はＤＳＰにデータを転送する。
ク３のデータを読み出す場合、ＤＳＰはまずメモリ管理
部５からの読み出し許可信号をチェックし、読み出し可
能状態であれば読み出しアドレスをマスターメモリブロ
ック３に送出する。そして、マスターメモリブロック３
はＤＳＰにデータを転送する。
【００１６】図４は本発明に基づくＡＤ変換回路の変形
例であり、図３でメモリブロックをマスターメモリブロ
ックと、スレーブメモリブロックに分けずに、トランス
ミッションゲート４１…４１を用いて２つのメモリーブ
ロック４２−１，４２−２を切換えながら動作する方式
であり、メモリ転送時間がなく、読み出し禁止期間を短
くすることができるので、図３の方式より高速なアプリ
ケーションに対応可能である。
例であり、図３でメモリブロックをマスターメモリブロ
ックと、スレーブメモリブロックに分けずに、トランス
ミッションゲート４１…４１を用いて２つのメモリーブ
ロック４２−１，４２−２を切換えながら動作する方式
であり、メモリ転送時間がなく、読み出し禁止期間を短
くすることができるので、図３の方式より高速なアプリ
ケーションに対応可能である。
【００１７】
【発明の効果】以上説明したように本発明のＡＤ変換器
によれば、複雑になりがちなデジタルデータ処理装置
（例えば、ＤＳＰ）側の処理のプログラムの中からＡＤ
変換出力のデジタルデータ処理に関する部分を省くこと
ができるため、プログラム開発にかかり負担を軽減する
ことができる。また、ＡＤ変換器に関する処理をデジタ
ルデータ処理装置（例えば、ＤＳＰ）の処理から開放で
きるので、デジタルデータ処理装置側ではより高速な処
理が可能になる。
によれば、複雑になりがちなデジタルデータ処理装置
（例えば、ＤＳＰ）側の処理のプログラムの中からＡＤ
変換出力のデジタルデータ処理に関する部分を省くこと
ができるため、プログラム開発にかかり負担を軽減する
ことができる。また、ＡＤ変換器に関する処理をデジタ
ルデータ処理装置（例えば、ＤＳＰ）の処理から開放で
きるので、デジタルデータ処理装置側ではより高速な処
理が可能になる。
【図１】本発明に基づくＡＤ変換器の基本的構成を示す
ブロック図である。
ブロック図である。
【図２】図１のＡＤ変換回路の一実施例である。
【図３】図２のＡＤ変換器１０’の動作を示すフローチ
ャートである。
ャートである。
【図４】本発明に基づくＡＤ変換回路の変形例である。
【図５】従来のアナログ・デジタル変換器
１ ＡＤ変換部 ２ スレーブメモリブロック（第１のメモリ） ３ マスターメモリブロック（第２のメモリ） ４ メモリ管理部（制御部） １０，１０’ ＡＤ変換器
Claims (1)
- 【請求項１】 アナログデータを入力しデジタルデータ
に変換するＡＤ変換部と、前記変換されたデジタルデー
タを所定量記憶する第１のメモリ部と、前記第１のメモ
リ部に記憶されたデジタルデータを前記所定量ずつ記憶
する第２のメモリ部と、前記第１のメモリ部のデータ量
が前記所定量になったときに該第１のメモリ部に記憶さ
れているデジタルデータを前記第２のメモリ部へ転送す
るように前記第１及び第２のメモリ部を制御する制御部
と、からなることを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1696793A JPH06204871A (ja) | 1993-01-07 | 1993-01-07 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1696793A JPH06204871A (ja) | 1993-01-07 | 1993-01-07 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204871A true JPH06204871A (ja) | 1994-07-22 |
Family
ID=11930869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1696793A Pending JPH06204871A (ja) | 1993-01-07 | 1993-01-07 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139917A (ja) * | 2006-11-30 | 2008-06-19 | Yokogawa Electric Corp | 機器点検システム |
-
1993
- 1993-01-07 JP JP1696793A patent/JPH06204871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139917A (ja) * | 2006-11-30 | 2008-06-19 | Yokogawa Electric Corp | 機器点検システム |
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