JPS583323A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
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- JPS583323A JPS583323A JP56100528A JP10052881A JPS583323A JP S583323 A JPS583323 A JP S583323A JP 56100528 A JP56100528 A JP 56100528A JP 10052881 A JP10052881 A JP 10052881A JP S583323 A JPS583323 A JP S583323A
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- input
- circuit
- voltage
- emitter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＴＴＬ（）ランジスタ・トランジスタ・四ノッ
ク）回ｊＩＫ係）、特に、入力段にｎＰ ）ランノスタ
を用いえ！〒Ｌ回路の入力しきい値電圧を、高速動作を
犠牲にすることなく補正したＴＴＬ回路に関する。
ク）回ｊＩＫ係）、特に、入力段にｎＰ ）ランノスタ
を用いえ！〒Ｌ回路の入力しきい値電圧を、高速動作を
犠牲にすることなく補正したＴＴＬ回路に関する。
ＴＴＬＩ回路はパイーー２集積回路（ＩＣ）による論３
１＠路の一種としてよく知られている。近年、１１０高
密寂化、高集積化に伴ない、エピタキシャル成長層は益
々薄くなって来てお）、あるいはリソグラフィー技術の
進歩によりて、電極用の窓は益々小さくなって来ている
。こＯ良め、電気的衡機に対するＩＣの耐圧は低くなっ
て来ている。
１＠路の一種としてよく知られている。近年、１１０高
密寂化、高集積化に伴ない、エピタキシャル成長層は益
々薄くなって来てお）、あるいはリソグラフィー技術の
進歩によりて、電極用の窓は益々小さくなって来ている
。こＯ良め、電気的衡機に対するＩＣの耐圧は低くなっ
て来ている。
従来、ＴＴＬ回路の入力段における耐圧を高めるために
、入力段素子として通常用いられるＮＰＮ ）ランジス
タに代えて耐圧の高いショットキーダイオードが用いら
れたり、ベース・コレクタ間の耐圧の高いＰＮＰ ）ラ
ンノスタをコレクタ接地して用いられたシしている。
、入力段素子として通常用いられるＮＰＮ ）ランジス
タに代えて耐圧の高いショットキーダイオードが用いら
れたり、ベース・コレクタ間の耐圧の高いＰＮＰ ）ラ
ンノスタをコレクタ接地して用いられたシしている。
しかしながら、ショットキーダイオードの順方向電圧降
下およびＰＮＰ ）ランジヌタのエミッタ・ペース間順
方向電圧降下は、ＮＰＮ トランジスタのベース・エミ
ッタ間順方向電圧降下よル低％／％ので、ＴＴＬ回路の
入力段にショットキーダイオードやＰＮＰ ）ランジス
タを用い良場合の入力しきい値電圧は、ＮＰＮ）ランジ
スタを用いた場合のそれと異な夛、入力しきい値電圧の
規格に対して余裕（マージン）が少なくなり′ｆｉｃ〕
、規格からはずれ良夛するようになる。
下およびＰＮＰ ）ランジヌタのエミッタ・ペース間順
方向電圧降下は、ＮＰＮ トランジスタのベース・エミ
ッタ間順方向電圧降下よル低％／％ので、ＴＴＬ回路の
入力段にショットキーダイオードやＰＮＰ ）ランジス
タを用い良場合の入力しきい値電圧は、ＮＰＮ）ランジ
スタを用いた場合のそれと異な夛、入力しきい値電圧の
規格に対して余裕（マージン）が少なくなり′ｆｉｃ〕
、規格からはずれ良夛するようになる。
入力しきい値電圧の規格値からの変動を補正し７ｊ ’
ｒ’ｒｔ、回路として、ＶＴＬ（バリアプル・スレン。
ｒ’ｒｔ、回路として、ＶＴＬ（バリアプル・スレン。
ルド・ロゾ、り）と称する回路が知られている。
このＶＴＬＫ＆いては、例えは、入力段のショットキー
ダイオードの７ノードと次段トランジスタのペースとの
間に、あるいは電源との間に、入力しきい値電圧全補正
するための抵抗が接続されており、このしきい値電圧補
正用の抵抗に不随する寄生容量によシ、ＴＴＬ回路のス
イッチング速度が遅くなるという欠点を有する。
ダイオードの７ノードと次段トランジスタのペースとの
間に、あるいは電源との間に、入力しきい値電圧全補正
するための抵抗が接続されており、このしきい値電圧補
正用の抵抗に不随する寄生容量によシ、ＴＴＬ回路のス
イッチング速度が遅くなるという欠点を有する。
本発明の目的は、上述の従来のＴ’ＴＬ回路の持つ欠点
にかんがみ、入力段ＰＮＰ ）ランジスタのエミ、夕と
エミッタ抵抗との間に、入力しきい値電圧補正用の抵抗
を挿入するという構想に基づき、入力段ＫＰＮＰトラン
ジスタを用いたＴＴＬ回路において、耐圧およびスイッ
チング速１！ｔ−損なうことなく入力しきい値電圧を補
正することにある。
にかんがみ、入力段ＰＮＰ ）ランジスタのエミ、夕と
エミッタ抵抗との間に、入力しきい値電圧補正用の抵抗
を挿入するという構想に基づき、入力段ＫＰＮＰトラン
ジスタを用いたＴＴＬ回路において、耐圧およびスイッ
チング速１！ｔ−損なうことなく入力しきい値電圧を補
正することにある。
以下、添付の図面に基づいて本発明の実施例を従来例と
対比しながら説明する。
対比しながら説明する。
第１図は周知の基本ＴＴＬ ＠路の１例ｔ７ｒす（（Ｊ
（略図である。第１図において、Ｔｌ ＊ Ｔｌ 、Ｔ
１けｔシｐｈトランゾヌタである。入力電圧ＶＩＮが口
〜Ｖ′ｔル（Ｌレベル）の時は、トランジスタＴｌはオ
／、トランジスタＴ２はオフ、トランジスタＴ１呪オン
でア夛、出力電圧ｖｏｔｙ丁はノ・イレペル（Ｈし′！
ル〕である。入力電圧ＶＩＮがＨレベルの時は、Ｔユに
オフ、Ｔ雪はオン、Ｔ３もオンで、ｖｏａｔにＬノー２
−１である。トランジスタＴｓｔオンにするための入力
しきい値電圧■テ■は、 ＶＴａ−Ｖｒｃ（Ｔｌ）＋Ｖｙ＋ｃ（Ｔｌ）＋Ｖｙｇ（
Ｔｓ） Ｖｐｍ（Ｔｔ）である。ここで、Ｖｒｃ（Ｔ
ｓ）はＴＩのペース・コレクタ間順方向電圧、ＶＦｔＣ
Ｔｚ）はＴ２の７ベーヌ・エミッタ間順方向電圧・ｖＦ
ｌ（Ｔｓ）はＴ、のペース・エミ、り間順方向電圧、Ｖ
ＦＩ（ＴＩ）はＴ１のペース・エミ、り間電圧であり、
各々が約０．８ｖなので、Ｖｒ１は約１．６ｖとなる。
（略図である。第１図において、Ｔｌ ＊ Ｔｌ 、Ｔ
１けｔシｐｈトランゾヌタである。入力電圧ＶＩＮが口
〜Ｖ′ｔル（Ｌレベル）の時は、トランジスタＴｌはオ
／、トランジスタＴ２はオフ、トランジスタＴ１呪オン
でア夛、出力電圧ｖｏｔｙ丁はノ・イレペル（Ｈし′！
ル〕である。入力電圧ＶＩＮがＨレベルの時は、Ｔユに
オフ、Ｔ雪はオン、Ｔ３もオンで、ｖｏａｔにＬノー２
−１である。トランジスタＴｓｔオンにするための入力
しきい値電圧■テ■は、 ＶＴａ−Ｖｒｃ（Ｔｌ）＋Ｖｙ＋ｃ（Ｔｌ）＋Ｖｙｇ（
Ｔｓ） Ｖｐｍ（Ｔｔ）である。ここで、Ｖｒｃ（Ｔ
ｓ）はＴＩのペース・コレクタ間順方向電圧、ＶＦｔＣ
Ｔｚ）はＴ２の７ベーヌ・エミッタ間順方向電圧・ｖＦ
ｌ（Ｔｓ）はＴ、のペース・エミ、り間順方向電圧、Ｖ
ＦＩ（ＴＩ）はＴ１のペース・エミ、り間電圧であり、
各々が約０．８ｖなので、Ｖｒ１は約１．６ｖとなる。
第１図の回路では入力段にＮＰＮ トランジスタ管用い
ているが、そのペース・エミッタ間の耐圧はトランジス
タ構造におけるペース拡散領域とエミッタ拡散領域の不
純物濃置差が少ないので、約７ｖと極めて低く、入力電
圧ＶＩＮ−７）Ｅ電気的衡機によ〕高電圧になると容易
に破壊されてしまうという欠点を持っている。
ているが、そのペース・エミッタ間の耐圧はトランジス
タ構造におけるペース拡散領域とエミッタ拡散領域の不
純物濃置差が少ないので、約７ｖと極めて低く、入力電
圧ＶＩＮ−７）Ｅ電気的衡機によ〕高電圧になると容易
に破壊されてしまうという欠点を持っている。
第２図は、入力段にショットキーダイオードＤ會用いた
周知のＤＴＬ回路０１ｆｌｌｔ示す回路図である。ショ
ットキーダイオードの耐圧は２０Ｖ以上あるので、第２
図のＴＴＬ回路は電気的衡機に対して第１図の回路より
強い、１Ｉｉ２ＷＪにおいて、トランノスタＴｚ’ｔオ
ンにするえめの入力しきい値電圧Ｖ！厘ヒナ・ Ｖｙｌ＝Ｖｙｍ（Ｔｔ）＋Ｖｙｌ（Ｔｌ） Ｖｒ
（Ｄ）である、ここで”” （ＴＩ ） ＊ Ｖｙｍ（
Ｔｌ ）は第１図の場合と同様でそれぞれ約０．８ｖで
あるが、シ、、トキーダイオードＤｏ舅方向電圧降下Ｖ
Ｆ（Ｄ）は約０、４ Ｖ ”ｔ’ ｈ ；６ ＊従−）
テＶｔｍは約１．２Ｖとな〕、規格値から大きくずれ
てしまい、その結果、スイッチングのタイミングがずれ
たル、入力電圧の振幅に対するマージンが減小してしま
う。この九め、入力段にショットキーダイオード管用い
えＴＴＬ回路では入力しきい値電圧を規格値の１．６Ｖ
に補正する必要がある。
周知のＤＴＬ回路０１ｆｌｌｔ示す回路図である。ショ
ットキーダイオードの耐圧は２０Ｖ以上あるので、第２
図のＴＴＬ回路は電気的衡機に対して第１図の回路より
強い、１Ｉｉ２ＷＪにおいて、トランノスタＴｚ’ｔオ
ンにするえめの入力しきい値電圧Ｖ！厘ヒナ・ Ｖｙｌ＝Ｖｙｍ（Ｔｔ）＋Ｖｙｌ（Ｔｌ） Ｖｒ
（Ｄ）である、ここで”” （ＴＩ ） ＊ Ｖｙｍ（
Ｔｌ ）は第１図の場合と同様でそれぞれ約０．８ｖで
あるが、シ、、トキーダイオードＤｏ舅方向電圧降下Ｖ
Ｆ（Ｄ）は約０、４ Ｖ ”ｔ’ ｈ ；６ ＊従−）
テＶｔｍは約１．２Ｖとな〕、規格値から大きくずれ
てしまい、その結果、スイッチングのタイミングがずれ
たル、入力電圧の振幅に対するマージンが減小してしま
う。この九め、入力段にショットキーダイオード管用い
えＴＴＬ回路では入力しきい値電圧を規格値の１．６Ｖ
に補正する必要がある。
第３図は第２図の回路に入力しきい値電圧補正手段を付
加した従来のＴＴＬ回路の１例を示す回路図である。第
３図においては、第２図の回路の入カ段シ、ットキーダ
イオードＤのアノードと次段ＮＰＮ ）ランノスタＴＩ
のペースの間に、ＬＩい値電圧補正用の抵抗Ｒが接続さ
れていることである。
加した従来のＴＴＬ回路の１例を示す回路図である。第
３図においては、第２図の回路の入カ段シ、ットキーダ
イオードＤのアノードと次段ＮＰＮ ）ランノスタＴＩ
のペースの間に、ＬＩい値電圧補正用の抵抗Ｒが接続さ
れていることである。
抵抗Ｒの抵抗値は、トランジスタＴ！にペース電流が流
れたときに８の両端に生ずる電圧降下Ｖ（Ｒ）が約０．
４ｖとなるように設定されている。入力しきい値電圧Ｖ
詣は ＶＴＩ −Ｖｒｇ（Ｔｔ ）＋Ｖｒ＋ｃ（丁型）
Ｍｙ（Ｄ）＋Ｖ（Ｒ）であり、約１．６Ｖとなって規格
値にはぼ一致す＆第３図の回路はＶＴＬとして知られて
いる。
れたときに８の両端に生ずる電圧降下Ｖ（Ｒ）が約０．
４ｖとなるように設定されている。入力しきい値電圧Ｖ
詣は ＶＴＩ −Ｖｒｇ（Ｔｔ ）＋Ｖｒ＋ｃ（丁型）
Ｍｙ（Ｄ）＋Ｖ（Ｒ）であり、約１．６Ｖとなって規格
値にはぼ一致す＆第３図の回路はＶＴＬとして知られて
いる。
しかしながら、第３図の従来回路によれば、抵抗８形成
時に不可避的に形成される寄生容量Ｃのために、スイッ
チング速度が遅くなるという欠点を持っている。
時に不可避的に形成される寄生容量Ｃのために、スイッ
チング速度が遅くなるという欠点を持っている。
第４図は、入力段にＰＮＰ ）ランジスタを用いえ従来
のＴＴＬ回路の１例を示す回路図である。第４図におい
て、入力段トランジスタＱ＋のペースは入力端子ｌＮ４
Ｃ接続されてお夛、コレクタは接地されており、工ｔ、
夕はエミッタ抵抗Ｒｔ を介して電源１ＩｖｃｃＫ接続
されているとともに、ＮＰ！ｌランノスタＱ鵞のペース
に接続されている。トランジスタＱｍのコレクタは負荷
抵抗Ｒ３を介して電源ＩＩＩ Ｖｃｃ Ｋ接続されてお
ル、エミッタは次段のＮＰＮトランジスタＱｓ のペー
スに接続されている。
のＴＴＬ回路の１例を示す回路図である。第４図におい
て、入力段トランジスタＱ＋のペースは入力端子ｌＮ４
Ｃ接続されてお夛、コレクタは接地されており、工ｔ、
夕はエミッタ抵抗Ｒｔ を介して電源１ＩｖｃｃＫ接続
されているとともに、ＮＰ！ｌランノスタＱ鵞のペース
に接続されている。トランジスタＱｍのコレクタは負荷
抵抗Ｒ３を介して電源ＩＩＩ Ｖｃｃ Ｋ接続されてお
ル、エミッタは次段のＮＰＮトランジスタＱｓ のペー
スに接続されている。
トランジスタＱｓのペースと入力端子ＩＮの間には、ペ
ース電荷放出用のショットキーパリアダイオードＤＩが
そのアノードをペース側にして接続されている。トラン
ジスタＱ３のコレクタは負荷抵抗Ｒ１を介して電源＠
Ｖｃｃ Ｋ接続されておル、エミ、り祉エミ、り抵抗Ｒ
４を介して接地されていルウトランジスタＱｓのコレク
タはまた、第１の出力端子ＯＵＴ、にも接続されてお）
、エミ、りはＮＰＮ トランジスタＱ４のペースにも接
続されている。トランジスタＱ４のエミ、りは接地され
ておシ、コレクタは第２の出力端子ｏｕ’ｒｓに接続さ
れている。トランジスタ（ｈのコレクタはまえ、ＮＦＮ
）ランゾスタＱ５０ペースに接続されてお〉、トラン
ジスタＱｓのコレクタは電源ＩＩ Ｖｃｃ Ｋ接続され
ておル、エミ、りはダイオードＤ、のアノードに接続さ
れている°。ダイオードＤＩのカソードはトランジスタ
Ｑ４のコレクタに接続されている。
ース電荷放出用のショットキーパリアダイオードＤＩが
そのアノードをペース側にして接続されている。トラン
ジスタＱ３のコレクタは負荷抵抗Ｒ１を介して電源＠
Ｖｃｃ Ｋ接続されておル、エミ、り祉エミ、り抵抗Ｒ
４を介して接地されていルウトランジスタＱｓのコレク
タはまた、第１の出力端子ＯＵＴ、にも接続されてお）
、エミ、りはＮＰＮ トランジスタＱ４のペースにも接
続されている。トランジスタＱ４のエミ、りは接地され
ておシ、コレクタは第２の出力端子ｏｕ’ｒｓに接続さ
れている。トランジスタ（ｈのコレクタはまえ、ＮＦＮ
）ランゾスタＱ５０ペースに接続されてお〉、トラン
ジスタＱｓのコレクタは電源ＩＩ Ｖｃｃ Ｋ接続され
ておル、エミ、りはダイオードＤ、のアノードに接続さ
れている°。ダイオードＤＩのカソードはトランジスタ
Ｑ４のコレクタに接続されている。
入力段にＰＮＰ トランジスタを採用したことによシ、
第１に、入力に低レベル電圧（例えば０．４Ｖ）を印加
した時に入力端子よシ流れ出る電流ＩＩＬは抵抗Ｒに流
れる電流ＩＲ，の（１−α）倍（ここでαは電流増幅率
を宍わす）の電流で済み、入力特性が着しく改善される
こと、第２にｓｅｔのペース・コレクタおよびペース・
エミ、り関の耐圧はやはり２０Ｖ以上あるので入力耐圧
が高くなること、という利点がある。
第１に、入力に低レベル電圧（例えば０．４Ｖ）を印加
した時に入力端子よシ流れ出る電流ＩＩＬは抵抗Ｒに流
れる電流ＩＲ，の（１−α）倍（ここでαは電流増幅率
を宍わす）の電流で済み、入力特性が着しく改善される
こと、第２にｓｅｔのペース・コレクタおよびペース・
エミ、り関の耐圧はやはり２０Ｖ以上あるので入力耐圧
が高くなること、という利点がある。
しかしながら、第４図の回路においても、纂２図の回路
と同様に、入力しきい値電圧が規格値からずれていると
いう欠、ａ１有する。すなわち、トランジスタＱ４をオ
ンにする入力しきい値電圧Ｖ！菖は・ Ｖ−Ｉｎ ＝ Ｖｙｉ（Ｑ４）＋ＶＦｌ（Ｑｌ）＋ Ｖ
ｙｚ（Ｑｌ）−Ｖｙｍ（Ｑｔ ）である。ここで、Ｖｙ
ｍ（Ｑａ） ＊ ＶＦＩ（Ｑｌ） 、Ｖｒｍ（Ｑｚ）ｔ
ｉそれぞれ、トランジスタＱ４ 、Ｑｓ−Ｑｓのペース
・エミッタ間順方向電圧で各々約０．８ｖであル、Ｖｒ
ｍ（Ｑａ ）はＰＮＰ ）ランジスタのエミ、り・ペー
ス間順方向電圧で約０．６Ｖである。ＰＮＰトランジス
タのニオ、タペース間順方向電圧Ｖｒｚ（Ｑｌ ） ｈ
。
と同様に、入力しきい値電圧が規格値からずれていると
いう欠、ａ１有する。すなわち、トランジスタＱ４をオ
ンにする入力しきい値電圧Ｖ！菖は・ Ｖ−Ｉｎ ＝ Ｖｙｉ（Ｑ４）＋ＶＦｌ（Ｑｌ）＋ Ｖ
ｙｚ（Ｑｌ）−Ｖｙｍ（Ｑｔ ）である。ここで、Ｖｙ
ｍ（Ｑａ） ＊ ＶＦＩ（Ｑｌ） 、Ｖｒｍ（Ｑｚ）ｔ
ｉそれぞれ、トランジスタＱ４ 、Ｑｓ−Ｑｓのペース
・エミッタ間順方向電圧で各々約０．８ｖであル、Ｖｒ
ｍ（Ｑａ ）はＰＮＰ ）ランジスタのエミ、り・ペー
ス間順方向電圧で約０．６Ｖである。ＰＮＰトランジス
タのニオ、タペース間順方向電圧Ｖｒｚ（Ｑｌ ） ｈ
。
ＮＰＮ ）ランジスタのペース・エミッタ間電圧よシ約
０．２Ｖだけ低いので、ＶＦＩ１は１，８ｖと規格値の
１．６Ｖよ）高くなる。このため、第４図の従来回路に
よれば、第２図の従来回路と同様の理由により、スイッ
チングのタイミングがずれたシ、入力電圧の振幅に対す
るマージンが縮小してしまうという欠点かめる。
０．２Ｖだけ低いので、ＶＦＩ１は１，８ｖと規格値の
１．６Ｖよ）高くなる。このため、第４図の従来回路に
よれば、第２図の従来回路と同様の理由により、スイッ
チングのタイミングがずれたシ、入力電圧の振幅に対す
るマージンが縮小してしまうという欠点かめる。
第５図は＃Ｉ４図の持つ欠点を解決した本発明の実施例
を示す回路図である。第５図において、第４図と異なる
ところは、ＰＮＰ トランジスタＱ１のエミッタとその
エミ、り抵抗Ｒ１の間に入力しきい値電圧補正用の抵抗
ＲＯが挿入されていることでＴｏ夛、他は第４図と同様
なので同じ符号を付してあゐ、抵抗Ｒ，の値は、Ｒ＠を
電流が流れ九ときに−の両端に生じる電圧降下が約０．
２ｖとなるように設定しである。これによＪ）、ＤＣ的
には第３図と同様に入力しきい値電圧は規格値である１
、６Ｖに＃１ぼ一致する。抵抗Ｒ，にも寄生容量Ｃ。
を示す回路図である。第５図において、第４図と異なる
ところは、ＰＮＰ トランジスタＱ１のエミッタとその
エミ、り抵抗Ｒ１の間に入力しきい値電圧補正用の抵抗
ＲＯが挿入されていることでＴｏ夛、他は第４図と同様
なので同じ符号を付してあゐ、抵抗Ｒ，の値は、Ｒ＠を
電流が流れ九ときに−の両端に生じる電圧降下が約０．
２ｖとなるように設定しである。これによＪ）、ＤＣ的
には第３図と同様に入力しきい値電圧は規格値である１
、６Ｖに＃１ぼ一致する。抵抗Ｒ，にも寄生容量Ｃ。
が付随するが、第５図の回路構成によれば、寄生容量Ｃ
ｏの影響でスイッチング速縦が遅くなることはない。以
下この理由金第５図の回路の動作説明をしながら述べる
。
ｏの影響でスイッチング速縦が遅くなることはない。以
下この理由金第５図の回路の動作説明をしながら述べる
。
入力端子ＩＮがＬレベル（例えば０．４Ｖ）の時は、ｐ
ＮＰ ）ランヅスタＱ１はオン、ＮＰＮ トランジスタ
Ｑ茸のペース電位は低いのでオフ、従ってＱｓ ４ｈオ
フ、Ｑ４もオフであり、Ｑｌはペース電位が高いのでオ
ンであシ、出力端子ＯＵＴ＋ 、 ＯＵＴ意共にＨレベ
ルである。入力端子ＩＮがＨレベル（例えば２．４Ｖ）
Ｏ時は、Ｑｌはオフ、従り’ｃＱ＊はオン、Ｑｓはオン
、Ｑ４はオン、Ｑｍはオフで、０ＵＴ１． ＯＵＴ！は
共にＬレベルである。入力端子ＩＮの電圧がＬレベル（
例えば０．４Ｖ）からＨレベル（例えば２．４Ｖ）に遷
移するとき、入力しきい値電圧（例えば１．６Ｖ）以上
になると直ちにＱｔはオフになシ、同時に９３のペース
電位がＶＣＣレベルに向って上昇するのでＱｓは容量Ｃ
，の影響を受けないで直ちにオンになる。従って、出力
端子ＯＵＴ １又は０υＴ１にお妙る立下シ伝搬時間ｔ
ＰｍＬは容量Ｃ・の影響を全く受けない。一方、入力
端子ＩＮの電圧がＨレベル（例えば２．４Ｖ）からＬレ
ベル（例えば０．４Ｖ）に遷移するとき、しきい値電圧
（例えば１．６Ｖ）以下になるとトランゾスタＱｓＦｉ
オフになル、シ１．トキーダイオードＤ凰はトランジス
タＱ１のペースに蓄積されていた電荷を入力端子ＩＮの
側に放出畜せるの寸、Ｑｓは寄生容量Ｃｏｏ影響を殆ん
ど受けずに直ちにオフとな〕、従ってＱ４もオフとなる
ので、出力端子ＯＵＴ、又はＯＵＴ ！の立上り伝搬時
間ｔＰＬＩは寄生容量ＣＯの影響を殆んど受けない。
ＮＰ ）ランヅスタＱ１はオン、ＮＰＮ トランジスタ
Ｑ茸のペース電位は低いのでオフ、従ってＱｓ ４ｈオ
フ、Ｑ４もオフであり、Ｑｌはペース電位が高いのでオ
ンであシ、出力端子ＯＵＴ＋ 、 ＯＵＴ意共にＨレベ
ルである。入力端子ＩＮがＨレベル（例えば２．４Ｖ）
Ｏ時は、Ｑｌはオフ、従り’ｃＱ＊はオン、Ｑｓはオン
、Ｑ４はオン、Ｑｍはオフで、０ＵＴ１． ＯＵＴ！は
共にＬレベルである。入力端子ＩＮの電圧がＬレベル（
例えば０．４Ｖ）からＨレベル（例えば２．４Ｖ）に遷
移するとき、入力しきい値電圧（例えば１．６Ｖ）以上
になると直ちにＱｔはオフになシ、同時に９３のペース
電位がＶＣＣレベルに向って上昇するのでＱｓは容量Ｃ
，の影響を受けないで直ちにオンになる。従って、出力
端子ＯＵＴ １又は０υＴ１にお妙る立下シ伝搬時間ｔ
ＰｍＬは容量Ｃ・の影響を全く受けない。一方、入力
端子ＩＮの電圧がＨレベル（例えば２．４Ｖ）からＬレ
ベル（例えば０．４Ｖ）に遷移するとき、しきい値電圧
（例えば１．６Ｖ）以下になるとトランゾスタＱｓＦｉ
オフになル、シ１．トキーダイオードＤ凰はトランジス
タＱ１のペースに蓄積されていた電荷を入力端子ＩＮの
側に放出畜せるの寸、Ｑｓは寄生容量Ｃｏｏ影響を殆ん
ど受けずに直ちにオフとな〕、従ってＱ４もオフとなる
ので、出力端子ＯＵＴ、又はＯＵＴ ！の立上り伝搬時
間ｔＰＬＩは寄生容量ＣＯの影響を殆んど受けない。
以上の説明から明らかなように、木兄ｔ！ｓによ担入力
段にＰＮＰ ）ランゾスタを用いて入力特性および耐圧
特性を改善したＴＴＬ回路において、耐圧およびスイッ
チング速ｆを損なう仁となく安価に入力しきい値電圧が
規格値に補正されるので”ｒＴＬ ＠路の動作の信頼性
が向上する。
段にＰＮＰ ）ランゾスタを用いて入力特性および耐圧
特性を改善したＴＴＬ回路において、耐圧およびスイッ
チング速ｆを損なう仁となく安価に入力しきい値電圧が
規格値に補正されるので”ｒＴＬ ＠路の動作の信頼性
が向上する。
なお、本発明は＃！５図に示した実施例に限定されるも
のではなく、入力段にＰＮＰ ）ランノスタを用いたす
べてのＴＴＬ回路に適用され得る０例えば第５図におい
て、トランジスタＱｓと工ばツタ抵抗Ｒ１の間にさらに
しきい値電圧補正用の抵抗を挿入してもよい。
のではなく、入力段にＰＮＰ ）ランノスタを用いたす
べてのＴＴＬ回路に適用され得る０例えば第５図におい
て、トランジスタＱｓと工ばツタ抵抗Ｒ１の間にさらに
しきい値電圧補正用の抵抗を挿入してもよい。
第１図は周知の基本ＴＴＬ回路の１例を示す回路図、第
２図は入力段にシ、、、トキーダイオードＤを用いた周
知のＤＴＬ回路の１１ＦＩｌｔ示す回路図、第３図は第
２図の回路に入力しきい値電圧補正手段管付加した従来
のＴＴＬ回路の１例を示す回路図、第４図は入力段Ｋ
ＰＮＰ ）ランジスタ【用いた従来のＴＴＩ、回路０１
倒を示す回路図、菖５ＷＡは第４図の持つ欠点を解決し
九本発明の実施例を示す回路図である・ ゛ Ｑｌ・・・入力［ＰＮＰ）ランジスタ％ Ｄ、・・・ペ
ース電荷数出用ショットキーダイオード、Ｒ・・・・入
力しきい値電圧補正用抵抗、Ｒ，・・・エンツタ抵抗。 特許出原人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 ｆ！ＩＪ１蘭 第２回 第３１！７ ！４１！を 第５箇
２図は入力段にシ、、、トキーダイオードＤを用いた周
知のＤＴＬ回路の１１ＦＩｌｔ示す回路図、第３図は第
２図の回路に入力しきい値電圧補正手段管付加した従来
のＴＴＬ回路の１例を示す回路図、第４図は入力段Ｋ
ＰＮＰ ）ランジスタ【用いた従来のＴＴＩ、回路０１
倒を示す回路図、菖５ＷＡは第４図の持つ欠点を解決し
九本発明の実施例を示す回路図である・ ゛ Ｑｌ・・・入力［ＰＮＰ）ランジスタ％ Ｄ、・・・ペ
ース電荷数出用ショットキーダイオード、Ｒ・・・・入
力しきい値電圧補正用抵抗、Ｒ，・・・エンツタ抵抗。 特許出原人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 ｆ！ＩＪ１蘭 第２回 第３１！７ ！４１！を 第５箇
Claims (1)
- １、 コレクタが接地されてお）、エミッタがエミッタ
抵抗を介して電源に接続されてぃ石入カ段ＰＮＰ ）ラ
ンゾスタと、次段のトランジスタのベース電荷放出層シ
１．トキーダイオードと１−真値するＴＴＬ回路におい
て、鉄工ｉ、夕と該エミッタ抵抗との閤に、腋入力段Ｐ
ＮＰ ）ランノスタの入力しきい値電圧會補正すゐため
０抵抗を接続しぇことを特徴とするＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100528A JPS583323A (ja) | 1981-06-30 | 1981-06-30 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100528A JPS583323A (ja) | 1981-06-30 | 1981-06-30 | Ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583323A true JPS583323A (ja) | 1983-01-10 |
| JPH0410249B2 JPH0410249B2 (ja) | 1992-02-24 |
Family
ID=14276458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100528A Granted JPS583323A (ja) | 1981-06-30 | 1981-06-30 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868424A (en) * | 1987-11-24 | 1989-09-19 | Fairchild Semiconductor Corp. | TTL circuit with increased transient drive |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548732A (en) * | 1978-10-05 | 1980-04-08 | Toshiba Corp | Liquid crystal display device |
| JPS55110431A (en) * | 1979-02-19 | 1980-08-25 | Fujitsu Ltd | Logic circuit |
-
1981
- 1981-06-30 JP JP56100528A patent/JPS583323A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548732A (en) * | 1978-10-05 | 1980-04-08 | Toshiba Corp | Liquid crystal display device |
| JPS55110431A (en) * | 1979-02-19 | 1980-08-25 | Fujitsu Ltd | Logic circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868424A (en) * | 1987-11-24 | 1989-09-19 | Fairchild Semiconductor Corp. | TTL circuit with increased transient drive |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410249B2 (ja) | 1992-02-24 |
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