JPS583340A - 伝送障害低減方式 - Google Patents
伝送障害低減方式Info
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- JPS583340A JPS583340A JP10079881A JP10079881A JPS583340A JP S583340 A JPS583340 A JP S583340A JP 10079881 A JP10079881 A JP 10079881A JP 10079881 A JP10079881 A JP 10079881A JP S583340 A JPS583340 A JP S583340A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 claims description 9
- 238000012360 testing method Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000001054 cortical effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報信号管複数個のビットの組合せテ表わす
パラレル・データに変換して伝送するディジタル伝送方
式において、伝送路の故障による伝送障害を低減する伝
送障害低減方式に関する。
パラレル・データに変換して伝送するディジタル伝送方
式において、伝送路の故障による伝送障害を低減する伝
送障害低減方式に関する。
情報信号を互いに重みが異なる複数個のビットの組合せ
で表わすパラレル・データに変換し、複数個のピッ）１
それぞれ対応する被数個の伝送路を通して伝送するディ
ジタ★伝送方式において、伝送路に故障が発生すると、
その故障伝送路が複数ビットのどの重みのビットを伝送
しているかによって伝送障害度は大幅に異なる。すなわ
ち、情報をｎビットで表わす場合、最小の重みを有する
ビットＬＳ Ｂ （ＬＥＡＳＴ ５ＩＧＮＩＦＩＣＡ
ＮＴＢＩＴ）４Ｄ伝送路に故障が発生すると、情報信号
のの場合ノイズレベルが低いので伝送障害は極めて低く
、＃１とんど問題とならない。しかし最大の重みを有す
るビットＭＳＢ （ＭＯａｔ ５ＩＧＮＩＦＩＣＡＮＴ
発生する。このノイズレベルは最大振幅に対して１／２
となるので伝送障害は極めて大きくなる。したがって、
ＭＳＢなどの重みの大きいビットの伝送路に故障が発生
した場合には、伝送を中断して伝送障害を取りのぞかね
ばならなかった。
で表わすパラレル・データに変換し、複数個のピッ）１
それぞれ対応する被数個の伝送路を通して伝送するディ
ジタ★伝送方式において、伝送路に故障が発生すると、
その故障伝送路が複数ビットのどの重みのビットを伝送
しているかによって伝送障害度は大幅に異なる。すなわ
ち、情報をｎビットで表わす場合、最小の重みを有する
ビットＬＳ Ｂ （ＬＥＡＳＴ ５ＩＧＮＩＦＩＣＡ
ＮＴＢＩＴ）４Ｄ伝送路に故障が発生すると、情報信号
のの場合ノイズレベルが低いので伝送障害は極めて低く
、＃１とんど問題とならない。しかし最大の重みを有す
るビットＭＳＢ （ＭＯａｔ ５ＩＧＮＩＦＩＣＡＮＴ
発生する。このノイズレベルは最大振幅に対して１／２
となるので伝送障害は極めて大きくなる。したがって、
ＭＳＢなどの重みの大きいビットの伝送路に故障が発生
した場合には、伝送を中断して伝送障害を取りのぞかね
ばならなかった。
従来この種の伝送障害低減方式には骨願ｗｓ５１−１５
３６８３号に示された技術があるが、これはメモリの前
後にロータリスイッチを設けて障害のあるメモリエリア
ＫＬ８Ｂｔ対応させるようＫして障害の影響を少なくし
ている。
３６８３号に示された技術があるが、これはメモリの前
後にロータリスイッチを設けて障害のあるメモリエリア
ＫＬ８Ｂｔ対応させるようＫして障害の影響を少なくし
ている。
しかしロータリスイッチを用いているため、構成が大き
くなる欠点があった。更に複数のビットを交換する必要
が生じてもそれを任意ＫＬＳＢとＬＳＢの１つ前のビッ
トに交換することはできなかった。
くなる欠点があった。更に複数のビットを交換する必要
が生じてもそれを任意ＫＬＳＢとＬＳＢの１つ前のビッ
トに交換することはできなかった。
したがって本発明の目的はＭＳＢなどの大きいビットの
伝送路に故障が発生した場合でも伝送を中断することな
くしかもロータリスイッチを用いることなく伝送障害を
伝送に影響を与えない程度に低減できゐ伝送障害低減方
式を提供することである。
伝送路に故障が発生した場合でも伝送を中断することな
くしかもロータリスイッチを用いることなく伝送障害を
伝送に影響を与えない程度に低減できゐ伝送障害低減方
式を提供することである。
本発明の他の目的は、重みの大きいビットの２箇所に故
障が生じても、伝送障害をできるだけ少なくする伝送障
害低減方式上提供することである。
障が生じても、伝送障害をできるだけ少なくする伝送障
害低減方式上提供することである。
本発明によれば、互いに重みが異なる複数のビットで表
わされたデジタルデータを扱う伝送線路やメモリ装置の
前後に、伝送線路やメモリ装置の障害奮起した任意の２
つのビットに最も重み痴小さいビットとその穴のビット
データを当てるＨＤＭで構成された交換ロジックを置く
伝送障害低減方式が得られる。
わされたデジタルデータを扱う伝送線路やメモリ装置の
前後に、伝送線路やメモリ装置の障害奮起した任意の２
つのビットに最も重み痴小さいビットとその穴のビット
データを当てるＨＤＭで構成された交換ロジックを置く
伝送障害低減方式が得られる。
・次に本発明を図面を参照しながら詳細に説明する。第
１図は本発明の一実施例の全体構成を示す図であり、端
子１１から８ビツトのバイナリデータＤ・（ＭＳＢ）〜
Ｄｙ（ＬＳＢ）が供給され、交換ロジック１２を経て伝
送ライン（ある匹はメモリ）１３に達する。ロジック１
２ではライン１３で障害のあるビットにより低い重みの
ビットデータを割当てるように交換が行なわれる。伝送
ライン１３からのめ力は交換ロジック１４に送られここ
でロジック１２と同じ交換を行って元にもどして端子１
５へ送られる。スイッチ１６．１７はビット交換のため
の制御スイッチでスイッチ１６は任意のビットデータと
伝送ライン側のＬＳＢとを交換するため、スイッチ１７
は他の任意のビットデータと伝送ライン側のＬＳＢから
次のビットとを交換するために設けられる。
１図は本発明の一実施例の全体構成を示す図であり、端
子１１から８ビツトのバイナリデータＤ・（ＭＳＢ）〜
Ｄｙ（ＬＳＢ）が供給され、交換ロジック１２を経て伝
送ライン（ある匹はメモリ）１３に達する。ロジック１
２ではライン１３で障害のあるビットにより低い重みの
ビットデータを割当てるように交換が行なわれる。伝送
ライン１３からのめ力は交換ロジック１４に送られここ
でロジック１２と同じ交換を行って元にもどして端子１
５へ送られる。スイッチ１６．１７はビット交換のため
の制御スイッチでスイッチ１６は任意のビットデータと
伝送ライン側のＬＳＢとを交換するため、スイッチ１７
は他の任意のビットデータと伝送ライン側のＬＳＢから
次のビットとを交換するために設けられる。
スイッチ１６．１７に岐それぞれエンコーダ１８．１１
が接続されここで３ビツトの交換データとな転交換！ロ
ジック１ａ１４に送られる。
が接続されここで３ビツトの交換データとな転交換！ロ
ジック１ａ１４に送られる。
第２図は交換ロジック１２の構成を示す図であり端子１
１からのデータ社２５６ワード×５ピッドのＲＯＭ２１
と１２７ワート°×４ビツトの皮層２２及スイッチ２５
により、任意のビットとＩＪＢとの−の入れかえ１行な
い、２５６ワード×５ビツトのＲＯＭ２３と、６４ワー
ド×３ビツトのＲＯＭ２４及スイツチ２６によって前記
任意のビット以外の任意のビットとＬＳＢの次・ すな
わち、′６番目のビットとの入れかえ１行なうもので、
夫々のグループは第１図におけるスイッチ１６又はスイ
ッチ１７からエンコーダ１８．１９ｔ−経てバイナリコ
ードに変換された３ビツト制御データを第２図の端子２
７及２８からうけ入れる。
１からのデータ社２５６ワード×５ピッドのＲＯＭ２１
と１２７ワート°×４ビツトの皮層２２及スイッチ２５
により、任意のビットとＩＪＢとの−の入れかえ１行な
い、２５６ワード×５ビツトのＲＯＭ２３と、６４ワー
ド×３ビツトのＲＯＭ２４及スイツチ２６によって前記
任意のビット以外の任意のビットとＬＳＢの次・ すな
わち、′６番目のビットとの入れかえ１行なうもので、
夫々のグループは第１図におけるスイッチ１６又はスイ
ッチ１７からエンコーダ１８．１９ｔ−経てバイナリコ
ードに変換された３ビツト制御データを第２図の端子２
７及２８からうけ入れる。
このときの各部のデータ通路は第３図め表Ｋまとめられ
た如くに入れかえが行なわれる。即ち通常障害がないと
きは交換毫−ド８Ｗ２７はモード７゜交換モード５Ｗ２
８はモード６にあるが任意のビット例えばＭＳＢが障害
を起すと５Ｗ２７にでモード０を選ぶのである。その結
果ＭＳＢデータ（Ｄ・）はＲＯＭ２１にて端子１１から
０５に出力され更ＫＳＷ２５で端子９を選んでｄ？、す
なわちＬＳＢ伝送チャンネルに廻されて、ＬＳＢ入カデ
ーｌＤｔ ｔｉＲＯＭ２１にて１５から０ＩＫｆｆｌ力
さレテｄＩｔＢ力Ｋ１１１すれ、結果としてＭＳＢとＬ
ＳＢを入れかえられる。同様に任意のピッ）Ｋ対応する
ビット番号に和尚するモードの欄をみれば夫々そのビッ
トとＬＳＢが入れかえられていることが判る。
た如くに入れかえが行なわれる。即ち通常障害がないと
きは交換毫−ド８Ｗ２７はモード７゜交換モード５Ｗ２
８はモード６にあるが任意のビット例えばＭＳＢが障害
を起すと５Ｗ２７にでモード０を選ぶのである。その結
果ＭＳＢデータ（Ｄ・）はＲＯＭ２１にて端子１１から
０５に出力され更ＫＳＷ２５で端子９を選んでｄ？、す
なわちＬＳＢ伝送チャンネルに廻されて、ＬＳＢ入カデ
ーｌＤｔ ｔｉＲＯＭ２１にて１５から０ＩＫｆｆｌ力
さレテｄＩｔＢ力Ｋ１１１すれ、結果としてＭＳＢとＬ
ＳＢを入れかえられる。同様に任意のピッ）Ｋ対応する
ビット番号に和尚するモードの欄をみれば夫々そのビッ
トとＬＳＢが入れかえられていることが判る。
次Ｋｓａａｏ表下半分０８Ｗ２８に係る一１分は同様に
して第２の障害を起した場合ＲＯＭ２３ＲＣＭ２４に用
いて６番目のビットと入れかえるもので回路動作はＲＯ
Ｍ２１，２２及５Ｗ２５の動作と同じで、ビット数だけ
が少ないだけである。
して第２の障害を起した場合ＲＯＭ２３ＲＣＭ２４に用
いて６番目のビットと入れかえるもので回路動作はＲＯ
Ｍ２１，２２及５Ｗ２５の動作と同じで、ビット数だけ
が少ないだけである。
次に交換ロジック１４は交換ロジック１２と連動して、
ビット再入替にょクビット配列を元に戻すためのもので
あり詳細はｗＬ４図に示される如く第２図のビット入替
回路と同じものでよい。
ビット再入替にょクビット配列を元に戻すためのもので
あり詳細はｗＬ４図に示される如く第２図のビット入替
回路と同じものでよい。
それは同じ、例えばＤｏとＤ７の入替を２回やれば元に
戻るだけのものであり、詳細説明は省くが、その切替動
作を第５図の表に示す。
戻るだけのものであり、詳細説明は省くが、その切替動
作を第５図の表に示す。
次にマイクロプロセッサを用いて自動的に伝送線のテス
トを行ない自動的にビット入替する 実施例につきＩＩ
６図第７図にて説明する。第６図はこの場合の全体構成
図であり先ず伝送されるべきデータはテストシグナルイ
ンサータ４１にてテストシグナルを挿入される。
トを行ない自動的にビット入替する 実施例につきＩＩ
６図第７図にて説明する。第６図はこの場合の全体構成
図であり先ず伝送されるべきデータはテストシグナルイ
ンサータ４１にてテストシグナルを挿入される。
テレビジ冒ン信号等の有効映倫信号期間の他に帰線期間
のある信号の場合テスト信号は帰線期間に挿入される。
のある信号の場合テスト信号は帰線期間に挿入される。
音声の如くテレビジ冒ン信号の帰線期間に和尚する休止
期間のない信号の場合は音楽又は声の切れ目のいわゆる
ポーズ期間が用いられる。あるいはまた伝送に先立って
音声のない状態で行なわれる。テスト信号と挿入された
データはロジック回路４２でビット入替が行なわれ、線
路又はメモリ４３． ロジック回路４４を通ることは
第１図と同じであるが最後にテスト信号分離及び信号か
らの除去がテストシグナル除去量４５にて行なわれる。
期間のない信号の場合は音楽又は声の切れ目のいわゆる
ポーズ期間が用いられる。あるいはまた伝送に先立って
音声のない状態で行なわれる。テスト信号と挿入された
データはロジック回路４２でビット入替が行なわれ、線
路又はメモリ４３． ロジック回路４４を通ることは
第１図と同じであるが最後にテスト信号分離及び信号か
らの除去がテストシグナル除去量４５にて行なわれる。
マイクロプロセッサ−４７とのやりと）はパスライン４
６を経由してテストシグナル挿入音４１゜ロジック回路
４ス ロジック回路４４及びテストシグナル除去量４５
と行なわれる。
６を経由してテストシグナル挿入音４１゜ロジック回路
４ス ロジック回路４４及びテストシグナル除去量４５
と行なわれる。
テストシグナルは第７図に示されるようにＤ（１〜Ｄ７
のすべてが同時に１及０をクロックレートで繰りかえさ
れる信号が用いられる。
のすべてが同時に１及０をクロックレートで繰りかえさ
れる信号が用いられる。
一般にディジタル回路及回線の事故はディジタルレベル
の１と０が正しく伝送されるかどうかの７７ンクシｌン
チエノクと、正規のタイミングで回路が動くかどうかの
タイミングチェックを行なう必要があるが、単なる伝送
においては全１と金０會繰返す鎮７図の信号を用いるこ
とによ如同時にチェックすることができる。すなわち全
１又は全０になるべきときに出力が全１又は全０でなけ
ればそのビットがファンクシ曹ナルに不良である他に、
１又はＯｔ繰り返すことによ！１１１１と１又はＯ
が連結したデータで不良が判らなかったものが現れると
いう特徴があるからである。
の１と０が正しく伝送されるかどうかの７７ンクシｌン
チエノクと、正規のタイミングで回路が動くかどうかの
タイミングチェックを行なう必要があるが、単なる伝送
においては全１と金０會繰返す鎮７図の信号を用いるこ
とによ如同時にチェックすることができる。すなわち全
１又は全０になるべきときに出力が全１又は全０でなけ
ればそのビットがファンクシ曹ナルに不良である他に、
１又はＯｔ繰り返すことによ！１１１１と１又はＯ
が連結したデータで不良が判らなかったものが現れると
いう特徴があるからである。
テストシグナルインサータ４１にはテストシグナルｔマ
イクロプロセサからロードするレジスタが２個あＪ）１
個には全１．他に全Ｏｔ−ロードしておき、これをクロ
ックレートでハードウェア的に切ヤかえて信号挿入する
。
イクロプロセサからロードするレジスタが２個あＪ）１
個には全１．他に全Ｏｔ−ロードしておき、これをクロ
ックレートでハードウェア的に切ヤかえて信号挿入する
。
テストシグナル除去量４５内にも全１及び全０をためて
おくレジスターが１組ありその夫々をマイクロプロセサ
ーが調べることによシネ嵐ビットを知りロジック回路４
２及びロジック回路４４に当該不良ビットとＬＳＢとの
入れかえを命する。
おくレジスターが１組ありその夫々をマイクロプロセサ
ーが調べることによシネ嵐ビットを知りロジック回路４
２及びロジック回路４４に当該不良ビットとＬＳＢとの
入れかえを命する。
このとき不良ビットが１つだけであればそのビットだけ
を入れかえればよいが他にも不良ビットがあるときはロ
ジック回路が第２図第４図の如くＬＳＢの他にＬＳＢの
次のビットも切替えられるようになつていて第二段階の
処理も勿論出来る。
を入れかえればよいが他にも不良ビットがあるときはロ
ジック回路が第２図第４図の如くＬＳＢの他にＬＳＢの
次のビットも切替えられるようになつていて第二段階の
処理も勿論出来る。
第８図は第６図に対応する詳細図であり、図において、
バッファ５１全通して入力信号がシステムに入力される
。同時にバッファ５２の出力が接続されており、バッフ
ァ５１とバッファ５２はタイミングジェネレータ５３か
らの切り換信号により出力が制御されテレビジ曹ン信号
のブランキング期間等にテスト信号発生器５４からのテ
スト信号が挿入される。このときテスト信号の入力時期
は入力信号のブランキング等アクティブな情報でない部
分にＣＰＵ５５からのスタートパルスで入力される。
バッファ５１全通して入力信号がシステムに入力される
。同時にバッファ５２の出力が接続されており、バッフ
ァ５１とバッファ５２はタイミングジェネレータ５３か
らの切り換信号により出力が制御されテレビジ曹ン信号
のブランキング期間等にテスト信号発生器５４からのテ
スト信号が挿入される。このときテスト信号の入力時期
は入力信号のブランキング等アクティブな情報でない部
分にＣＰＵ５５からのスタートパルスで入力される。
テスト信号が挿入された信号はシステム伝送系５６を通
り出力にあられれ伝送系の遅延を計算した上Ｉ１０
ボート５７からＣＰＵ５５に送りこまれあらかじめ設定
された入力のテスト信号と相違のあるビットが検知され
エラービットが検知されればエラー表示器５８で表示す
るとともにその伝送ビットを最下位ビット（Ｌ Ｓ Ｂ
）と変換する。
り出力にあられれ伝送系の遅延を計算した上Ｉ１０
ボート５７からＣＰＵ５５に送りこまれあらかじめ設定
された入力のテスト信号と相違のあるビットが検知され
エラービットが検知されればエラー表示器５８で表示す
るとともにその伝送ビットを最下位ビット（Ｌ Ｓ Ｂ
）と変換する。
この交換したビットは記憶され以後本検知回路がリセッ
トされるまで（エラービットの修復がおこなわれた時に
本検知回路ｆ ＩＪ上セツトる）エラービットがあるこ
とを記憶し、変換されたビットについてはエラーを無視
する。
トされるまで（エラービットの修復がおこなわれた時に
本検知回路ｆ ＩＪ上セツトる）エラービットがあるこ
とを記憶し、変換されたビットについてはエラーを無視
する。
出力信号はバッファ５９とバッファ６０と管切り換えて
、テスト信号を抜きとり出力される。
、テスト信号を抜きとり出力される。
テスト信号の抜きとりのタイミングはＣＰＵが計算しく
伝送系の遅嬌及びテスト信号が入力されている期関勢）
タイミング発生器５３によシ抜きとりパルスが発生され
る。そして基準信号発生器社からの基準信号（テレビジ
ｌン信号の場合はブランキングの規定ＤＣレベル）がテ
スト信号の代わりにλ力信号に挿入される。第９図は第
８図の動作に対応するフローチャートであり、テスト信
号が伝送系５６の前後で一致かどうかするステップでは
、ビット交換が終った部分の不一致については無視され
るようにする。
伝送系の遅嬌及びテスト信号が入力されている期関勢）
タイミング発生器５３によシ抜きとりパルスが発生され
る。そして基準信号発生器社からの基準信号（テレビジ
ｌン信号の場合はブランキングの規定ＤＣレベル）がテ
スト信号の代わりにλ力信号に挿入される。第９図は第
８図の動作に対応するフローチャートであり、テスト信
号が伝送系５６の前後で一致かどうかするステップでは
、ビット交換が終った部分の不一致については無視され
るようにする。
以上詳細に説明したように、本発明によれば重みの大き
いビットの２ケ所に故障がおきてもそのビットｔ−ＬＳ
Ｂとその次に重みの小さなビットと交換でき、障害を小
さくする伝送障害低減方式が得られる。
いビットの２ケ所に故障がおきてもそのビットｔ−ＬＳ
Ｂとその次に重みの小さなビットと交換でき、障害を小
さくする伝送障害低減方式が得られる。
第１図は本発明に係わる全体構成図を示す図、第２図は
７８１図の交換ロジック１２の構成図、第３図は鎮２図
に示した交換ロジックの動作を示す表、１１１４図は第
１図の交換ロジック１４の構成図、第５図は１１４図に
示した交換ロジックの動作を示す表、第６図は故障ピッ
）１自動チエツクする全体概略図、第７図はテスト信号
のタイミングチャート、第８図は第６図に対応するより
詳細図、鎮Ｉｆ−１命 ｖ５図 半ダ口 ソＴ、］・シフ ■ τ； ７１／Ｊ
７８１図の交換ロジック１２の構成図、第３図は鎮２図
に示した交換ロジックの動作を示す表、１１１４図は第
１図の交換ロジック１４の構成図、第５図は１１４図に
示した交換ロジックの動作を示す表、第６図は故障ピッ
）１自動チエツクする全体概略図、第７図はテスト信号
のタイミングチャート、第８図は第６図に対応するより
詳細図、鎮Ｉｆ−１命 ｖ５図 半ダ口 ソＴ、］・シフ ■ τ； ７１／Ｊ
Claims (1)
- 互いに重みが異なる複数のビットで構成されたデジタル
データを伝送する伝送Ｉ！素の前稜の少なくとも一方に
設けられ伝送要素の中の障害を起した２つのビットにデ
ジタルデータの中の最も重重の小さいビット２つを対応
させる交換ロジックを具備することｔＩＦ＃黴とする伝
送障害低減方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079881A JPS583340A (ja) | 1981-06-29 | 1981-06-29 | 伝送障害低減方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079881A JPS583340A (ja) | 1981-06-29 | 1981-06-29 | 伝送障害低減方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583340A true JPS583340A (ja) | 1983-01-10 |
Family
ID=14283418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10079881A Pending JPS583340A (ja) | 1981-06-29 | 1981-06-29 | 伝送障害低減方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583340A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119146A (ja) * | 1983-11-30 | 1985-06-26 | Fujitsu Ltd | 回線切替制御方式 |
| WO2024248018A1 (ja) * | 2023-06-02 | 2024-12-05 | ヌヴォトンテクノロジージャパン株式会社 | 映像信号処理装置および映像信号処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131715A (en) * | 1977-04-22 | 1978-11-16 | Oki Electric Ind Co Ltd | Circuit selection system |
-
1981
- 1981-06-29 JP JP10079881A patent/JPS583340A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS53131715A (en) * | 1977-04-22 | 1978-11-16 | Oki Electric Ind Co Ltd | Circuit selection system |
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| WO2024248018A1 (ja) * | 2023-06-02 | 2024-12-05 | ヌヴォトンテクノロジージャパン株式会社 | 映像信号処理装置および映像信号処理方法 |
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