JPS583376B2 - ハンドウタイソシノセイゾウホウホウ - Google Patents
ハンドウタイソシノセイゾウホウホウInfo
- Publication number
- JPS583376B2 JPS583376B2 JP49103915A JP10391574A JPS583376B2 JP S583376 B2 JPS583376 B2 JP S583376B2 JP 49103915 A JP49103915 A JP 49103915A JP 10391574 A JP10391574 A JP 10391574A JP S583376 B2 JPS583376 B2 JP S583376B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- substrate
- film
- soshinoseizouhou
- hand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子の製造工程において基板表面に存在
する段差部分に対する金属配線の形成方法に関するもの
である。
する段差部分に対する金属配線の形成方法に関するもの
である。
従来は、Ｓｉ単結晶板に気相成長、酸化膜の被覆、ホト
エッチング、選択拡散及び真空蒸着法による金属膜の形
成等の組合せにより必要なパターンを得て配線を行なっ
ている。
エッチング、選択拡散及び真空蒸着法による金属膜の形
成等の組合せにより必要なパターンを得て配線を行なっ
ている。
この時Ｓｉ単結晶素子機能上から第１図に示すように金
属配線部分は、配線の交差、接続、段差部の配線等々い
わゆる段差形構造となる。
属配線部分は、配線の交差、接続、段差部の配線等々い
わゆる段差形構造となる。
図中１は金属膜、２は絶縁膜、３はＳｉ結晶を示す。
また１１は組み入れた能動素子等である。
ところでこの様な構造の素子に真空蒸着法で金属膜を被
覆させると、平担な部分と段差部の傾斜部分とでは、金
属膜の厚さに差が生じ、ホトエッチング法で配線パター
ンを得る場合第２図に示すように段差傾斜部分での断線
が生じることがある この様な構造の素子に対して従来
は金属配線の断線を防止する為に、段差部の傾斜をなめ
らかにしたり、金属膜を段差以上に厚くしたり（一般に
は、段差の１．０〜１．５倍以上の厚さが必要である）
基板の回転を行い基板に対していろいろな方向から金属
粒子を飛来させる等の方法により段差部での配線断線の
防止を図ってきた しかし、この様な方法でも第３図に
示すように絶縁膜２の段差部の傾斜がＳｉ単結晶面３に
垂直に近い場合は、配線断線の発生が多く高歩留を得る
ことは困難である。
覆させると、平担な部分と段差部の傾斜部分とでは、金
属膜の厚さに差が生じ、ホトエッチング法で配線パター
ンを得る場合第２図に示すように段差傾斜部分での断線
が生じることがある この様な構造の素子に対して従来
は金属配線の断線を防止する為に、段差部の傾斜をなめ
らかにしたり、金属膜を段差以上に厚くしたり（一般に
は、段差の１．０〜１．５倍以上の厚さが必要である）
基板の回転を行い基板に対していろいろな方向から金属
粒子を飛来させる等の方法により段差部での配線断線の
防止を図ってきた しかし、この様な方法でも第３図に
示すように絶縁膜２の段差部の傾斜がＳｉ単結晶面３に
垂直に近い場合は、配線断線の発生が多く高歩留を得る
ことは困難である。
次に第４図に示す様に段差部の下の方が内部に入り込む
様な断面形状の場合、前述した回転、膜を厚くする等の
方法で被膜を得てホトエッチングによりパターンを得て
も高い歩留が配線を行なうことは出来ない。
様な断面形状の場合、前述した回転、膜を厚くする等の
方法で被膜を得てホトエッチングによりパターンを得て
も高い歩留が配線を行なうことは出来ない。
本発明はこの様な段差形構造に対する従来の不均一な金
属膜形成の欠点を解決しようとするものである。
属膜形成の欠点を解決しようとするものである。
本発明ではこの様な段差部で配線を形成する場合に、１
０−３〜１０−２Ｔｏｒｒのガス圧力中（ガスは希ガス
が好ましい。
０−３〜１０−２Ｔｏｒｒのガス圧力中（ガスは希ガス
が好ましい。
）で基板に負の電圧を加え放電中でＡｌ等の金属の蒸着
を行なうイオンプレーテイング法と呼する）ことで、段
差部での配線が高歩留りで得られることを可能としたこ
とを特徴とするものである。
を行なうイオンプレーテイング法と呼する）ことで、段
差部での配線が高歩留りで得られることを可能としたこ
とを特徴とするものである。
以下実施例によって本発明を詳しく説明する。
第４図に示すような内部にくびれた断面形状を有する基
板４を第５図に示す。
板４を第５図に示す。
イオンプレーテイング装置内のステンレス網５の中に置
き、１０−３〜１０−２ＴｏｒｒのＡｒガス圧中にて、
ステンレス網５に負高圧電源より約−１．２ＫＶ（おお
よそ−１ＫＶ〜−４ＫＶを用いている。
き、１０−３〜１０−２ＴｏｒｒのＡｒガス圧中にて、
ステンレス網５に負高圧電源より約−１．２ＫＶ（おお
よそ−１ＫＶ〜−４ＫＶを用いている。
）の電圧を加えグロー放電を生じさせ、蒸発源７よりＡ
ｌの蒸発を行うイオンプレーテイング法でＡｌの被覆を
行い、ホトエッチング法で配線パターンを形成した。
ｌの蒸発を行うイオンプレーテイング法でＡｌの被覆を
行い、ホトエッチング法で配線パターンを形成した。
第６図にその一例を示す。
同図より本発明によって形成したＡｌ膜は段差のくびれ
部分にも均一に被覆されている様子がよくわかる。
部分にも均一に被覆されている様子がよくわかる。
これに対して同じ基板に通常の真空蒸着法によりＡｌを
被覆し、ホトエッチングによりパターンを形成した一例
を第７図に示す。
被覆し、ホトエッチングによりパターンを形成した一例
を第７図に示す。
同図より段差部に断線が発生しているのが明らかである
。
。
これはホトエッチング工程でエッチング液が浸入しＡｌ
膜を侵食し断線に至らしめたことを示している。
膜を侵食し断線に至らしめたことを示している。
なお同じ段差に対してイオンプレーテイングの場合は０
．２〜０．５倍の膜厚で十分段差を保護しているが、通
常の真空蒸着法では１．０〜１．５倍の膜厚にしても第
７図に示すように断線の危険がある。
．２〜０．５倍の膜厚で十分段差を保護しているが、通
常の真空蒸着法では１．０〜１．５倍の膜厚にしても第
７図に示すように断線の危険がある。
以上により半導体素子上の段差型構造基板に対して本発
明は極めて効果のあることがわかる。
明は極めて効果のあることがわかる。
なお本実施例はＡｌ膜の場合について述べたがこれに限
ることはなく、Ｎｉ、Ｃｕ、Ａｕ、Ｍｏ，Ｔｉ、Ｔａな
ど一般の金属においても同様の効果のあることは勿論で
ある 本実施例はＳｉを基板とした例を述べたが、他の半導体
等の基板を用いた素子の段差部分に対する金属配線の形
成法にも適用し得る。
ることはなく、Ｎｉ、Ｃｕ、Ａｕ、Ｍｏ，Ｔｉ、Ｔａな
ど一般の金属においても同様の効果のあることは勿論で
ある 本実施例はＳｉを基板とした例を述べたが、他の半導体
等の基板を用いた素子の段差部分に対する金属配線の形
成法にも適用し得る。
第１図は、多層配線を有するＳｉ素子の断面図、第２図
は、段差部でのＡｌ配線の断面図、第３図は、段差部の
傾斜が垂直に近い場合の断面図、第４図は、段差部で内
側にくびれた形状の構造を持つ素子の断面図、第５図は
、イオンプレーテイング法の装置図、第６図は、イオン
プレーテイングによる段差部の配線例、第７図は、従来
の真空蒸着法による段差部の配線列。 １・・・金属膜（Ａｌ）、２・・・絶縁膜（ＳｉＯ２）
、３・・・Ｓｉ結晶、４・・・基板、５・・・ステンレ
ス鋼、６・・・シャッター、７・・・蒸発源、８・・・
ベルジャー、９・・・ガス導入可変バルブ、１０・・・
負高電圧電源、１１・・・能動素子等。
は、段差部でのＡｌ配線の断面図、第３図は、段差部の
傾斜が垂直に近い場合の断面図、第４図は、段差部で内
側にくびれた形状の構造を持つ素子の断面図、第５図は
、イオンプレーテイング法の装置図、第６図は、イオン
プレーテイングによる段差部の配線例、第７図は、従来
の真空蒸着法による段差部の配線列。 １・・・金属膜（Ａｌ）、２・・・絶縁膜（ＳｉＯ２）
、３・・・Ｓｉ結晶、４・・・基板、５・・・ステンレ
ス鋼、６・・・シャッター、７・・・蒸発源、８・・・
ベルジャー、９・・・ガス導入可変バルブ、１０・・・
負高電圧電源、１１・・・能動素子等。
Claims (1)
- １ 少く共段差部を有する半導体素子表面に金属配線を
行なう工程を有する半導体素子の製造方法において、上
記金属配線は基板に所定の直流の負電圧を印加させるイ
オンプレーテイング法によって形成することを特徴とす
る半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49103915A JPS583376B2 (ja) | 1974-09-11 | 1974-09-11 | ハンドウタイソシノセイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49103915A JPS583376B2 (ja) | 1974-09-11 | 1974-09-11 | ハンドウタイソシノセイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5131187A JPS5131187A (ja) | 1976-03-17 |
| JPS583376B2 true JPS583376B2 (ja) | 1983-01-21 |
Family
ID=14366708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49103915A Expired JPS583376B2 (ja) | 1974-09-11 | 1974-09-11 | ハンドウタイソシノセイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583376B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2535734B2 (ja) * | 1985-07-03 | 1996-09-18 | 工業技術院長 | 導電薄膜の堆積方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528114B2 (ja) * | 1972-04-25 | 1977-03-07 |
-
1974
- 1974-09-11 JP JP49103915A patent/JPS583376B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5131187A (ja) | 1976-03-17 |
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