JPS5839372Y2 - 雑音除去形遅延回路

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【考案の詳細な説明】本考案は、複数のペンで記録を行なうように構成された
多重記録装置において各ペンの機械的なずれを電気的に
補正する遅延回路の改良に関するもので、特に入力信号
に重畳する雑音の影響を軽減することを特徴とする雑音
除去形遅延回路に関するものである。

従来より、複数ペンを有する多重記録装置では第１のペ
ンに対してその他のペンは記録紙上で時間的に進んだ位
置で記録を行なうのでそれぞれに信号の遅延手段を挿入
し、各ペンによる記録軌跡に時間的な進みがないように
している。

このような遅延手段は各ペンにそれぞれ設けられており
、その中の１組の遅延手段の構成例を第１図に示す。

第１図において、入力信号はサンプルクロックが与えら
れるごとにアナログ・ディジタル変換器（以下ＡＤ変換
器という）１でディジタル化され、遅延回路２によって
サンプルクロックのＮ倍の時間だけ遅延された後ディジ
タル・アナログ変換器（以下ＤＡ変換器という）３によ
りアナログ変換される。

このときのＮは遅延時間が各ペンの位相のずれに相応す
る時間に等しくなるように選ばれ、また、サンプル周期
は紙送り速度に同期比例し紙送り速度が遅いときにはサ
ンプル間隔が長くなるようになっている。

しかし、第２図イに示すようにサンプル周期Ｔ、（第２
図の口）より短い周期の雑音が入力信号に重畳した場合
、ＡＤ変換器１の出力は第２図ハに示すように入力信号
の平均値を示さないばかりか、場合によっては入力信号
とは異なった遅い周期で出力信号が変動し記録波形が変
動するという欠点があった。

本考案は、このような欠点を解決し、サンプル周期より
短い周期の雑音が入力信号に重畳される場合のサンプル
演算に基づく誤差を軽減することのできる雑音除去形遅
延回路を実現しようとするものである。

以下図面を用いて本考案を詳しく説明する。

第３図は本考案に係る雑音除去形遅延回路の一実症例を
示す構成図で、平均演算回路３１を遅延回路２に前置し
たこと及びＡＤ変換器１のサンプル周期が遅延回路２の
サンプル周期と異なる点を除いては第１図のものと同一
である。

平均演算回路３１は第４図の中こ示すようなサンプルク
ロックＣＬ２が与えられるごとにＡＤ変換器１の出力を
サンプリングすると共にサンプルクロックＣＬ１が与え
られるごとにその１周期に亘るＡＤ変換器１のサンプル
値の平均を演算し出力するものである。

サンプルクロックＣＬ２の周波数ｆ２はサンプルクロッ
クＣＬ１の周波数ｆ１に比べて十分高くなるように選定
されている。

このような構成において、入力信号に重畳する雑音の最
高周波数ｆｎ及びサンプルクロックＣＬ１゜ＣＩ、！の
周波数ｆ１．ｆ２の間には次の関係があるものとする。

ｆｎ＜＜ｆ２ｆ２＝ｎ ’ ｆｌ（ただし、ｎは整数）（１）ＡＤ
変換器１によってサンプルされた入力信号のサンプル値
をｅｉとすれば、平均演算回路３１はサンプルクロッ
クＣＬ１ごとに次式に基づくサンプル値ｅ・の平均ａを
演算し出力する。

このサンプル値の平均値行は第４図二に示すように平均
演算の効果で入力信号の平均値にほぼ近い値になってい
る。

遅延回路２は紙送り速度に比例同期したサンプル周期１
／ｆ１の１周期だけこの平均値らを遅延する。

遅延された平均値石はＤＡ変換器３を介してサーボ回路
（図示せず）に入力信号として与えられる。

このようにして、入力信号に重畳した雑音により生ずる
サンプル演算誤差を軽減することができる。

なお、サンプルクロックＣＬ２の周波数ｆ２は（１）式
の関係において任意に選定でき、この場合平均演算回路
３１はディジクル回路で構成され、ディジタル演算で平
均化の処理を行なうので、（２）式における定数ｎの変
更を容易に行なうことができる。

また、平均演算回路及び遅延回路は実症例に示すように
ハードウェアによる演算処理に限ったことはなく、マイ
クロプロセッサなどを用いてソフトウェアにより演算処
理を行なうようにしてもよい。

更に、本考案の遅延回路は多重記録装置ばかりでなく他
にも適宜適用することができる。

以上説明したように、本考案の雑音除去形遅延回路によ
れば、サンプル周期より短い周期の雑音が入力信号に重
畳した場合に生ずるサンプル演算誤差を容易に軽減する
ことができ、実用に供してその効果は太きい。

【図面の簡単な説明】

第１図は位相同期形多重記録装置の遅延手段の従来例、
第２図は第１図の手段の動作を説明するためのタイムチ
ャート、第３図は本考案に係る雑音除去形遅延回路の一
実施例を示す構成図、第４図は第３図の回路の動作を説
明するためのタイムチャートである。

【実用新案登録請求の範囲】