JPS5840672A - 試験装置 - Google Patents
試験装置Info
- Publication number
- JPS5840672A JPS5840672A JP56137738A JP13773881A JPS5840672A JP S5840672 A JPS5840672 A JP S5840672A JP 56137738 A JP56137738 A JP 56137738A JP 13773881 A JP13773881 A JP 13773881A JP S5840672 A JPS5840672 A JP S5840672A
- Authority
- JP
- Japan
- Prior art keywords
- test
- control
- data
- information
- address
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ディジタル計算機たとえばマイクロコンビ
エータを応用した装置のハードウェア、ソフトウェアを
試験する試験装置に関する。
エータを応用した装置のハードウェア、ソフトウェアを
試験する試験装置に関する。
コノ種の試験装置は、マイクロコンピュータを応用した
装置を開発１製品化する目的でソフトウェア、ハードウ
ェアを試験する場合にのみ必要であるため島被試験装置
側には必要なｍ能（試験用ｉ路、試験用プログラム）を
最低限付加するだけで試験が可能となるようにすること
が望ましい。
装置を開発１製品化する目的でソフトウェア、ハードウ
ェアを試験する場合にのみ必要であるため島被試験装置
側には必要なｍ能（試験用ｉ路、試験用プログラム）を
最低限付加するだけで試験が可能となるようにすること
が望ましい。
従来島この種の試験手段として、
（１） オペレータ・コンソールのスイッチ操作テマ
イクロプロセッサの制御（動作１１始、停止）、マイク
ロプロセッサのレジスタまたはメモリの内容表示、変更
等を行うことにより装置を試験する方法。
イクロプロセッサの制御（動作１１始、停止）、マイク
ロプロセッサのレジスタまたはメモリの内容表示、変更
等を行うことにより装置を試験する方法。
（２） タイプライタＴＴＹｔたはＣＲＴ （Ｃａｔ
ｈｏｄｅＲａｙ Ｔｕｂｅ ）からキーインした命令に
よって、被試験装置内の試験プログラムをマイクロプロ
セッサに実行させることにより装置船試験する方法。
ｈｏｄｅＲａｙ Ｔｕｂｅ ）からキーインした命令に
よって、被試験装置内の試験プログラムをマイクロプロ
セッサに実行させることにより装置船試験する方法。
があるが、これらは次のような欠点を持っている。
すなわち、前者の場合、オペレータ・フンソ−ルバ一般
にマイクロプロセッサユニツＦに附属した形になってお
り、マイクロコンピュータ応用装置の通常動作に不必要
なスイッチ類、マイクロプロセッサなどの制御回路およ
びそれらを収納°するスペースを必要とするので、被試
験装置が大形で高価格になる。
にマイクロプロセッサユニツＦに附属した形になってお
り、マイクロコンピュータ応用装置の通常動作に不必要
なスイッチ類、マイクロプロセッサなどの制御回路およ
びそれらを収納°するスペースを必要とするので、被試
験装置が大形で高価格になる。
一４＼ｉＮ者の場合、マイクロコンピュータ応用装置内
に試験用プログラム（デバッキングプログラム）全格納
するための記憶装置、タイプライタまたはＣＲＴに対す
るインタ７工イス回路等、前者の場合と同様に装置の通
常動作に不必要な回路およびそれらを収納するためのス
ペースを必要とする。
に試験用プログラム（デバッキングプログラム）全格納
するための記憶装置、タイプライタまたはＣＲＴに対す
るインタ７工イス回路等、前者の場合と同様に装置の通
常動作に不必要な回路およびそれらを収納するためのス
ペースを必要とする。
この発明は、被試験装置に必要最低限の試験用囲路を付
加するだけでハードウェア、ソフトウェアの試験が可能
な試験装置を提供し、被試験装置の価格低減および小形
化を図ることを目的とする。
加するだけでハードウェア、ソフトウェアの試験が可能
な試験装置を提供し、被試験装置の価格低減および小形
化を図ることを目的とする。
上記の目的は、この発明によれば、ディジタル計算機応
用装置の試験を行なう試験ＷｋＮに、試験情報を発する
操作部と、該操作部ｔたは応用装置からの情報にもとづ
いて所定の制御動作を行なう制御部と・該制御部からの
情報を出力する出力部と、前記応用装置との間で制御情
報、アドレス情報およびデータ情報の授受等を行なうイ
ンタ７工イス回路部とを設け１該回路部を介して応用装
置と接続することにより応用装置のソフトウェアまたは
ハードウェアの試験を行ないうるようにして達成される
。
用装置の試験を行なう試験ＷｋＮに、試験情報を発する
操作部と、該操作部ｔたは応用装置からの情報にもとづ
いて所定の制御動作を行なう制御部と・該制御部からの
情報を出力する出力部と、前記応用装置との間で制御情
報、アドレス情報およびデータ情報の授受等を行なうイ
ンタ７工イス回路部とを設け１該回路部を介して応用装
置と接続することにより応用装置のソフトウェアまたは
ハードウェアの試験を行ないうるようにして達成される
。
以下、この発明の実施例を図面を参照して説明する。
第１図および第２図はいずれもこの発明の実施例を示す
ブロック図、第３図および１４図はそれぞれ第１図およ
び第２図の試験装置を示す外観図である。
ブロック図、第３図および１４図はそれぞれ第１図およ
び第２図の試験装置を示す外観図である。
第１図において、ディジタル計算機応用装置はマイクロ
プロセッサ等の中央処理装置ＣＰＵＩＩ、メモリー２、
入力インタフェイス１３、出力インタフェイス１４、試
験用回路であるフントロール信号用インタフェイス１７
、アドレスおよびデータ用ゲート１８からＷ威され、そ
れぞれフントロールバス１５、アドレスおよびデータバ
ス１６を介して接続されている。試験装置２はコントロ
ール信号用ゲー）２１アドレスおよびデータバス用ゲー
ト２２１制御回路２３１表示器２４、操作スイッチ２５
から構成されており、第３図にも示されるように、ディ
ジタル計算機応用ｉＩ！Ｉ装置１と試験装置２とは信号
用ケーブル３にて接続されている０ 試験装置２の操作スイッチ２５および表示器２４を使用
してＣＰＵＩＩの制御、メモリ１２の内容表示、変更、
入力インタフエイ−ス１３のデータ表示、出力インタ７
エイス１４へのデータ出力を行うことにより、ディジタ
ル計算機応用装置１のハードウェア、ソフトウェアの試
験を行う。
プロセッサ等の中央処理装置ＣＰＵＩＩ、メモリー２、
入力インタフェイス１３、出力インタフェイス１４、試
験用回路であるフントロール信号用インタフェイス１７
、アドレスおよびデータ用ゲート１８からＷ威され、そ
れぞれフントロールバス１５、アドレスおよびデータバ
ス１６を介して接続されている。試験装置２はコントロ
ール信号用ゲー）２１アドレスおよびデータバス用ゲー
ト２２１制御回路２３１表示器２４、操作スイッチ２５
から構成されており、第３図にも示されるように、ディ
ジタル計算機応用ｉＩ！Ｉ装置１と試験装置２とは信号
用ケーブル３にて接続されている０ 試験装置２の操作スイッチ２５および表示器２４を使用
してＣＰＵＩＩの制御、メモリ１２の内容表示、変更、
入力インタフエイ−ス１３のデータ表示、出力インタ７
エイス１４へのデータ出力を行うことにより、ディジタ
ル計算機応用装置１のハードウェア、ソフトウェアの試
験を行う。
ｌｌ２Ｗは、試験装置にデバッキングツールｉ“、タイ
プライタＴＴＹまたはＣＲＴを使用した場合であって、
ディジタル計算機応用装置１は＠１ａＨと同様であり、
試験装置２′はコントロール信号用ゲート２１．アドレ
スおよびデータバス用ゲート２２、制御回路２３′、Ｔ
ＴＹおよびＣＲＴイン貞７エイス２６から構成されてお
り、ディジ１ｋｌｆ算機応用装置１とは第１図と同じ信
号用ケーブル３にて曳ＴＴＹＩたはＣＲＴ２．７とはケ
ーブル３１にて接続されている〇 この場合、ＴＴＹまたはＣＲＴ２７から人力されたデー
タ（試験用コマンド）はＴＴＹまたはＣＲＴインタ７エ
イス２６を介して制御回路２３゛ニ送られ、解読されて
ＣＰＵＩＩへ与えられる０ＣＰＵ１１では、タイプライ
タＴＴＹ２７を使用して１その制御およびプログラム実
行結果の印字、メモリ１２の内容印字、変更、入力イン
タフエイＸ １ ：ｌ’う（Ｆ）ｆ−夕印字、出力イン
タ７エイス１４へのデータ出力等を行うことにより１デ
ィジタル計算機応用装置１のハードウェア、ソフトウェ
アの試験を行なう。なお、１１２図の試験装置の外観構
成は例えば第４図の如く示され、この場合、試験装置２
°の大田方装置としては★イブライ！２７゜のみが使用
されている。
プライタＴＴＹまたはＣＲＴを使用した場合であって、
ディジタル計算機応用装置１は＠１ａＨと同様であり、
試験装置２′はコントロール信号用ゲート２１．アドレ
スおよびデータバス用ゲート２２、制御回路２３′、Ｔ
ＴＹおよびＣＲＴイン貞７エイス２６から構成されてお
り、ディジ１ｋｌｆ算機応用装置１とは第１図と同じ信
号用ケーブル３にて曳ＴＴＹＩたはＣＲＴ２．７とはケ
ーブル３１にて接続されている〇 この場合、ＴＴＹまたはＣＲＴ２７から人力されたデー
タ（試験用コマンド）はＴＴＹまたはＣＲＴインタ７エ
イス２６を介して制御回路２３゛ニ送られ、解読されて
ＣＰＵＩＩへ与えられる０ＣＰＵ１１では、タイプライ
タＴＴＹ２７を使用して１その制御およびプログラム実
行結果の印字、メモリ１２の内容印字、変更、入力イン
タフエイＸ １ ：ｌ’う（Ｆ）ｆ−夕印字、出力イン
タ７エイス１４へのデータ出力等を行うことにより１デ
ィジタル計算機応用装置１のハードウェア、ソフトウェ
アの試験を行なう。なお、１１２図の試験装置の外観構
成は例えば第４図の如く示され、この場合、試験装置２
°の大田方装置としては★イブライ！２７゜のみが使用
されている。
コノヨウに１試験装蒙としてオペレータ・コンソール２
、デバッキングツール２°を用意し、ディジタル計算機
応用装置ｌにはコントロール信号用インタ７エイス１７
、アドレスおよびデータ用ゲ−）１８といった簡単な回
路を付加するだけで、ＴＴＹまたはＣＲＴ２７が使用で
きる場合はデバッキングツール２゛を使用し、ＴＴＹま
たはＣＲＴ２７が使用国■である顧客等においてはオペ
レータ・コンソール２を使用することにより、あらゆる
場所で試験を実施することができるものである。
、デバッキングツール２°を用意し、ディジタル計算機
応用装置ｌにはコントロール信号用インタ７エイス１７
、アドレスおよびデータ用ゲ−）１８といった簡単な回
路を付加するだけで、ＴＴＹまたはＣＲＴ２７が使用で
きる場合はデバッキングツール２゛を使用し、ＴＴＹま
たはＣＲＴ２７が使用国■である顧客等においてはオペ
レータ・コンソール２を使用することにより、あらゆる
場所で試験を実施することができるものである。
以上のように、この発明によればディジタル計算機応用
装置に簡単な回路を付加するだけであるので、装置の価
格低減および小形化が可能となる。
装置に簡単な回路を付加するだけであるので、装置の価
格低減および小形化が可能となる。
＊た、Ｅ験１装置にオペレータ・コンソール、デバッグ
ツールの二種類を用意し、同一信号用ケーブルにてディ
ジタル計算機応用装置と接続できるため、あらゆる場所
での試験が可能である。
ツールの二種類を用意し、同一信号用ケーブルにてディ
ジタル計算機応用装置と接続できるため、あらゆる場所
での試験が可能である。
第１図はこの発明の実施例を示すブロック構成図、第２
図はこの発明の他の実施例を示すブロック構成図、第３
図は第１ｖｌＪに対応する外観構成図、第４図は第２Ｗ
Ｊに対応する外観構成図である。 １・・・・・・ディジタル計算機応用装置・２・・・・
°・試験装置！（オペレータ・コンソール）・２′・・
・・・・試験装置（デバッキングツール）、３，３“・
・・・・ケーブル、１１・・・・・・ＣＰＵ（中央処理
装置）、１２・・・・・・メモリ、１３・・・・・・人
力インタフェイス、１４・・・・・・出力インタ７エイ
ス、１５・・・・・・コントロールバス、１６・・・・
・・アドレスおよびデータバス、１７・・・・・・フン
）レール信号用インタ７エイス、１８．２２・・・・・
・アドレスおよびデータバス用ゲート、２１・・・・・
・コントロール信号層ゲー）、２３．２３’・・・・・
・制御回路、２４・・・・・・表示器、２５・・・・・
・操作スイッチ、２６・・・・・・タイプライタまたは
ＣＲＴ用イレインタフェイス７・・・・・・タイプライ
タまたはＣＲＴ、２７’・・・・・・タイプライタ 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第１図 第２図 第３図 第４図
図はこの発明の他の実施例を示すブロック構成図、第３
図は第１ｖｌＪに対応する外観構成図、第４図は第２Ｗ
Ｊに対応する外観構成図である。 １・・・・・・ディジタル計算機応用装置・２・・・・
°・試験装置！（オペレータ・コンソール）・２′・・
・・・・試験装置（デバッキングツール）、３，３“・
・・・・ケーブル、１１・・・・・・ＣＰＵ（中央処理
装置）、１２・・・・・・メモリ、１３・・・・・・人
力インタフェイス、１４・・・・・・出力インタ７エイ
ス、１５・・・・・・コントロールバス、１６・・・・
・・アドレスおよびデータバス、１７・・・・・・フン
）レール信号用インタ７エイス、１８．２２・・・・・
・アドレスおよびデータバス用ゲート、２１・・・・・
・コントロール信号層ゲー）、２３．２３’・・・・・
・制御回路、２４・・・・・・表示器、２５・・・・・
・操作スイッチ、２６・・・・・・タイプライタまたは
ＣＲＴ用イレインタフェイス７・・・・・・タイプライ
タまたはＣＲＴ、２７’・・・・・・タイプライタ 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １）ディジタル処理装置を内蔵してなる制御装置を試験
する試験装置であって・試験情報を発する操作部と、該
操作部または前記制御装置からの情報にもとづいて所定
の制御動作を行なう制御部と、該制御部からの情報を出
力する出力部と、前記制御装置との間で制御情報、アド
レス情報およびデータ情報の授受を行なうインタ７工イ
ス囲路部とを備え、該回路部を介して制御装置と接続す
ることにより制御装置の試験を行ないうるようにしたこ
とを特徴とする試験装置。 ２、特許請求の範闘第１項に記載の試験装置において、
前記操作部または出力部はタイプライタまたは表示装置
とそのインタ７工イス回路とを備えてなることを特徴と
する試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137738A JPS5840672A (ja) | 1981-09-03 | 1981-09-03 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137738A JPS5840672A (ja) | 1981-09-03 | 1981-09-03 | 試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840672A true JPS5840672A (ja) | 1983-03-09 |
Family
ID=15205669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137738A Pending JPS5840672A (ja) | 1981-09-03 | 1981-09-03 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840672A (ja) |
-
1981
- 1981-09-03 JP JP56137738A patent/JPS5840672A/ja active Pending
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