JPS5840855A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPS5840855A JPS5840855A JP56138568A JP13856881A JPS5840855A JP S5840855 A JPS5840855 A JP S5840855A JP 56138568 A JP56138568 A JP 56138568A JP 13856881 A JP13856881 A JP 13856881A JP S5840855 A JPS5840855 A JP S5840855A
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- JP
- Japan
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- wide
- layer
- narrow
- semiconductor
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/10—Memory cells having a cross-point geometry
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶素子に関する。
本発明はこれまで半導体記憶素子として用いられてきた
たとえば浮遊ゲーｔｆ有するＭＯ８型メモリとは異なる
動作原理に基づき、より高速の動作を可能とする半導体
記憶素子を提供する。
たとえば浮遊ゲーｔｆ有するＭＯ８型メモリとは異なる
動作原理に基づき、より高速の動作を可能とする半導体
記憶素子を提供する。
半導体記憶素子ではキャリアの移動の速度がその素子の
応答速度を決定している。
応答速度を決定している。
本発明の素子構造は電子の移動度をこれまでのＭＯ８型
電界効果トランジスタに比較し大巾に向上せしめ、素子
動作の高速化をはかるものである。
電界効果トランジスタに比較し大巾に向上せしめ、素子
動作の高速化をはかるものである。
本発明の半導体記憶装置の基本的構造は次の通りである
。
。
第１図（ａ）が本発明の半導体記憶装置の代表例の喪部
所面図であるので、これを用いて原理を説明する。後述
する様に本発明の半導体記憶装置はこの例に限られるも
のではない。
所面図であるので、これを用いて原理を説明する。後述
する様に本発明の半導体記憶装置はこの例に限られるも
のではない。
狭禁制帯半導体層３およびこれをはさむ２つの広禁制帯
半導体層２，４を有し、その広禁制帯半導体層および狭
禁制帯半導体層は両層間の界面にヘテロ接合を形成する
ように相互に格子整合がとれている。更に前記各ヘテロ
接合部はキャリアを狭禁制帯半導体層に閉じ込めるに十
分な大きさの伝導帯段差又は価′電子帯段差を有してい
る。前記２つの広禁制帯半導体層のうちの一方、たとえ
ば基板１（一般には基板は半絶縁性の半導体基板を用い
る）に近い半導体層２は当該半導体装置の第１および第
２の電極５．６（通常、ソース電極およびドレイン成極
と称している）に接続されている。もう一方の広禁制帯
半導体層４上にキャリアの制御用電極が設けられている
。この制御用電極は半導体層４に直接設けられる場合も
、絶縁物層を介して設けられる場合もある。２つの広禁
制帯半導体層２．４の不純物濃度は狭禁制帯半導体層３
のそれより太きい。その濃度差は５００倍以上となすの
が好都合である。Ｇ ａ Ａ ｓ −Ｇ ａ Ａ ｔＡ
ｓ系の材料を用いた場合、狭禁制帯半導体層はノン・
ドーグとなし製造上自然に混入する程度の不純物濃度、
通常Ｉ Ｘ １０”−Ｉ Ｘ １０１５ｃｍ−”程度以
下、一方、広禁制帯半導体層は５ Ｘ １０”〜３ Ｘ
１０”ｃｒｎ−”程度である。前記狭禁制帯半導体層
と広禁制帯半導体層の界面に形成されたポテンシャルの
井戸に両生導体層における不純物濃度の差異に主として
基因しキャリアが確保される。
半導体層２，４を有し、その広禁制帯半導体層および狭
禁制帯半導体層は両層間の界面にヘテロ接合を形成する
ように相互に格子整合がとれている。更に前記各ヘテロ
接合部はキャリアを狭禁制帯半導体層に閉じ込めるに十
分な大きさの伝導帯段差又は価′電子帯段差を有してい
る。前記２つの広禁制帯半導体層のうちの一方、たとえ
ば基板１（一般には基板は半絶縁性の半導体基板を用い
る）に近い半導体層２は当該半導体装置の第１および第
２の電極５．６（通常、ソース電極およびドレイン成極
と称している）に接続されている。もう一方の広禁制帯
半導体層４上にキャリアの制御用電極が設けられている
。この制御用電極は半導体層４に直接設けられる場合も
、絶縁物層を介して設けられる場合もある。２つの広禁
制帯半導体層２．４の不純物濃度は狭禁制帯半導体層３
のそれより太きい。その濃度差は５００倍以上となすの
が好都合である。Ｇ ａ Ａ ｓ −Ｇ ａ Ａ ｔＡ
ｓ系の材料を用いた場合、狭禁制帯半導体層はノン・
ドーグとなし製造上自然に混入する程度の不純物濃度、
通常Ｉ Ｘ １０”−Ｉ Ｘ １０１５ｃｍ−”程度以
下、一方、広禁制帯半導体層は５ Ｘ １０”〜３ Ｘ
１０”ｃｒｎ−”程度である。前記狭禁制帯半導体層
と広禁制帯半導体層の界面に形成されたポテンシャルの
井戸に両生導体層における不純物濃度の差異に主として
基因しキャリアが確保される。
前記の２つの広禁制帯層２．４は同じ導電型をＭしてい
る。
る。
第２の広禁制帯半導体層４と狭禁制帯半導体層３との界
面に生じたキャリア８が前記第１および第２の電ｆ！５
．６に′電気的に接触しない如く構成する。たとえば、
キャリアの制御用電極７が設けられた広禁制帯半導体層
４のキャリアの走行力向に対する長さを、前記第１およ
び第２のｔ極５゜６の間隔よシ短かくするのが好都合で
ある。
面に生じたキャリア８が前記第１および第２の電ｆ！５
．６に′電気的に接触しない如く構成する。たとえば、
キャリアの制御用電極７が設けられた広禁制帯半導体層
４のキャリアの走行力向に対する長さを、前記第１およ
び第２のｔ極５゜６の間隔よシ短かくするのが好都合で
ある。
また、前記の狭禁制帯半導体層３と前記の広禁制帯半導
体層２，４との界面にドー１さしていない広禁制帯半導
体層を設けるのが好ましい。第１図の）はこの例を示す
断面図である。２′および４′がこのドーグされていな
い広禁制帯半導体層である。同図において他の符号の部
位は第１図（ａ）と同様である。この構造は広禁制帯半
導体層のドーピング金、前述のへテロ接合近くで止める
或いハへテロ接合近くはノンドープで層を形成して後は
じめてドーピングを開始することで目的を達し得る。そ
の厚は２０人〜６０Ａ程度が適切である。
体層２，４との界面にドー１さしていない広禁制帯半導
体層を設けるのが好ましい。第１図の）はこの例を示す
断面図である。２′および４′がこのドーグされていな
い広禁制帯半導体層である。同図において他の符号の部
位は第１図（ａ）と同様である。この構造は広禁制帯半
導体層のドーピング金、前述のへテロ接合近くで止める
或いハへテロ接合近くはノンドープで層を形成して後は
じめてドーピングを開始することで目的を達し得る。そ
の厚は２０人〜６０Ａ程度が適切である。
広禁制帯半導体層から狭禁制帯半導体層へ不純物が拡散
するのを防ぎ、狭禁制帯半導体層の界面付近におけるイ
オン化不純物散乱を減少させることが出来る。更に広禁
制帯半導体の不純物が狭禁制帯半導体層に拡散すること
の防止にも有用である。
するのを防ぎ、狭禁制帯半導体層の界面付近におけるイ
オン化不純物散乱を減少させることが出来る。更に広禁
制帯半導体の不純物が狭禁制帯半導体層に拡散すること
の防止にも有用である。
第２図を用いて記憶装置の動作７１ｉｌ−説明する。第
２図は第１図に示した装置のゲート電極部におけるエネ
ルギー・バンド構造の伝導電子帯を示している。キャリ
アの制御域＋ｉＡ７はショットキ電極でめる。第２図に
おける２、３．４および７は第１図における同一符号の
半導体層の部分を示す。８゜９は２つの広禁制帯半導体
層２．４と狭禁制帯半導体層３の界面に生じる２次元状
の電子ガスを示している。１０はフェルミ準位である。
２図は第１図に示した装置のゲート電極部におけるエネ
ルギー・バンド構造の伝導電子帯を示している。キャリ
アの制御域＋ｉＡ７はショットキ電極でめる。第２図に
おける２、３．４および７は第１図における同一符号の
半導体層の部分を示す。８゜９は２つの広禁制帯半導体
層２．４と狭禁制帯半導体層３の界面に生じる２次元状
の電子ガスを示している。１０はフェルミ準位である。
キャリアの制御電極７に′電圧が印那されない場合に２
次元状の゛−電子ガスが存在するように第２の広禁制帯
半導体１４の厚さ、および不純物濃度が選択されている
。
次元状の゛−電子ガスが存在するように第２の広禁制帯
半導体１４の厚さ、および不純物濃度が選択されている
。
界面に存在する２次元状の電子ガス８が存在するため、
ソース５とドレイン６間に゛電流を流すためのゲート電
圧のしきい値はこれがない場合に比較して太きくなる。
ソース５とドレイン６間に゛電流を流すためのゲート電
圧のしきい値はこれがない場合に比較して太きくなる。
なお、このソース・ドレイン間を流れる′電流は主とし
て半導体層２と３の界面に存在する２次元状の電子ガス
９０走行による。
て半導体層２と３の界面に存在する２次元状の電子ガス
９０走行による。
今、パルス状の負の電位を更に重畳印加し、電子ガス８
をポテンシャルの井戸より追い出すことにより、半導体
層３と４の界面には電子が存在しなくなる。この状態で
はゲート電極部のしきい値が低下するため、同一のゲー
ト螺圧に対してはンース・ドレイン間の電流が増大する
こととなる。
をポテンシャルの井戸より追い出すことにより、半導体
層３と４の界面には電子が存在しなくなる。この状態で
はゲート電極部のしきい値が低下するため、同一のゲー
ト螺圧に対してはンース・ドレイン間の電流が増大する
こととなる。
従って、前述の二つの状態を二値論理演算における「０
」と「ｌ」に対応させることができる。
」と「ｌ」に対応させることができる。
このように本発明は、ダブルへテロ接合界面に１１園づ
つ、２つのキャリアの捕獲域を設け、その一方の捕獲域
におけるキャリアの存在をゲート電極への印加信号で制
御し、そのキャリアの有無が他方の捕獲域を流れる電流
に影響分与える現象を用いて高速のダイナミック・メモ
リを可能とした。
つ、２つのキャリアの捕獲域を設け、その一方の捕獲域
におけるキャリアの存在をゲート電極への印加信号で制
御し、そのキャリアの有無が他方の捕獲域を流れる電流
に影響分与える現象を用いて高速のダイナミック・メモ
リを可能とした。
ダブルへテロ接合の狭禁制帯の半導体層をアンドーグと
して、不純物散乱をなくシ、かつ低温にして、フォノン
による散乱をなくすことで、ナ、ｒ秒以下の動作が可能
である。
して、不純物散乱をなくシ、かつ低温にして、フォノン
による散乱をなくすことで、ナ、ｒ秒以下の動作が可能
である。
なお、キャリアの制御用電極７が無バイアス時には、こ
の制御用′ｉｔ極７の下部に存在する空乏層が制御用電
極７に近い広禁制帯半導体層４と狭禁制帯層３との間の
へテロ接合まで到達せず、従って上記へテロ接合界面に
生じるエネルギーの段差部にキャリアとなる二次元磁子
ガス８が存在する。
の制御用′ｉｔ極７の下部に存在する空乏層が制御用電
極７に近い広禁制帯半導体層４と狭禁制帯層３との間の
へテロ接合まで到達せず、従って上記へテロ接合界面に
生じるエネルギーの段差部にキャリアとなる二次元磁子
ガス８が存在する。
そして制御用′成悌に所望の信号′直圧を印加した時、
空乏層が制御用電極７に近い側のへテロ接合に到達し、
上記キャリアが伝導帯のエネルギーの段差部に存在しな
くなることが必要である。従って制御用電極７に近い側
の広禁制帯半導体層中のドーパントの濃度と厚みとを上
記の条件を満すように選択してやる必要がある。
空乏層が制御用電極７に近い側のへテロ接合に到達し、
上記キャリアが伝導帯のエネルギーの段差部に存在しな
くなることが必要である。従って制御用電極７に近い側
の広禁制帯半導体層中のドーパントの濃度と厚みとを上
記の条件を満すように選択してやる必要がある。
本半導体記憶素子におけるキャリアの移動度全室温より
大ならしめ、且ヘテロ接合面に生じた伝導帯の段差から
熱的にキャリアが逸脱せず、本発明の効果をより顕著な
らしめるに当該素子を少なくとも１００に以下に冷却せ
しめる。
大ならしめ、且ヘテロ接合面に生じた伝導帯の段差から
熱的にキャリアが逸脱せず、本発明の効果をより顕著な
らしめるに当該素子を少なくとも１００に以下に冷却せ
しめる。
以下、本発明全実施例を参照して詳細に説明する。
実施例 １
本実施例はアンドーグＧａＡｓ層とｎ型Ｇ ａｏ、、
Ａ １ｏ、３Ａ ６層との界面に生じる２次元電子ガス
を利用した高速ダイナミックメモリの例である。その要
部断面図は第１図に示したものである。
Ａ １ｏ、３Ａ ６層との界面に生じる２次元電子ガス
を利用した高速ダイナミックメモリの例である。その要
部断面図は第１図に示したものである。
半絶縁性ＧａＡｓ基板１上に５８１０ ”ｃｍ−” 〜
３ Ｘ １０”ｃｍ−”の範囲で８ｉ１）”−ピアｆＬ
、たｎ−Ｇ ａ６．、Ａ ｔｏ、ｓ 、Ａ−８層２（厚
さ０．０５〜１μｍ）、アン層４を成長する。成長方法
は周知の分子線エピタキシャル法を用いた。
３ Ｘ １０”ｃｍ−”の範囲で８ｉ１）”−ピアｆＬ
、たｎ−Ｇ ａ６．、Ａ ｔｏ、ｓ 、Ａ−８層２（厚
さ０．０５〜１μｍ）、アン層４を成長する。成長方法
は周知の分子線エピタキシャル法を用いた。
分子線エピタキシャル法はドーピングを急激に変化させ
ることが可能であること、又低温での成長が可能なこと
等に利点があり、本発明の記憶装置の製造に好都合であ
る。
ることが可能であること、又低温での成長が可能なこと
等に利点があり、本発明の記憶装置の製造に好都合であ
る。
ここまで形成した半導体基板を成長室から取シ出すこと
な（、ｃｒ、Ｔｉ、Ａｕを連続して蒸涜し、半導体層４
とこの金属層の界面にショットキ接合を形成する。フォ
トリングラフィ法によりこの金属層をゲート電極７に加
工する。ひきつづき、ゲート電極７の下部のｎ−Ｇａｏ
、、Ａム、ＨＡｓ部以外の（９） 領域をエツチングによシ除去する。最後にＡｕ−Ｇ ｅ
−Ｎ ｉアロイによってオーミック電極５．６を形成
しダイナミック・メモリが完成する。
な（、ｃｒ、Ｔｉ、Ａｕを連続して蒸涜し、半導体層４
とこの金属層の界面にショットキ接合を形成する。フォ
トリングラフィ法によりこの金属層をゲート電極７に加
工する。ひきつづき、ゲート電極７の下部のｎ−Ｇａｏ
、、Ａム、ＨＡｓ部以外の（９） 領域をエツチングによシ除去する。最後にＡｕ−Ｇ ｅ
−Ｎ ｉアロイによってオーミック電極５．６を形成
しダイナミック・メモリが完成する。
本ダイナミック・メモリは、低温で動作させた場合、電
子移動度が高くなること及び、書きこんだ情報が熱的に
失われにくいという利点が顕著である。
子移動度が高くなること及び、書きこんだ情報が熱的に
失われにくいという利点が顕著である。
７７にでは本ダイナミック・メモリにおける電子の移動
度は、約５万ｃｒｎ”Ｖ−’Ｓ−” であり、きわめて
、高速である。
度は、約５万ｃｒｎ”Ｖ−’Ｓ−” であり、きわめて
、高速である。
メモリの誓きこみ時間は、４００ｐＳｅＣ，読み出し時
間は、２００ ｐｓｅｃであった。
間は、２００ ｐｓｅｃであった。
実施例 ２
第３図は本発明の別な実施例を示す要部断面図である。
本実施例では、メモリの書き込みに使う２次元状の電子
ガスを、埋め込み型のゲート電極部によって形成してい
る点が実施例１とは異なっている。
ガスを、埋め込み型のゲート電極部によって形成してい
る点が実施例１とは異なっている。
図中１１は半絶縁性ＧａＡａ基板、１３はアンドープＧ
ａＡｓ層０．２μｍ、２１はｎ−（１０） Ｇ ａ６．、 Ａｔ（、、ｇ Ａｓ層（ｎ＝８ Ｘ ｉ
Ｏ”ｃｍ−” 、厚さ０．０３μｍ）、２０は、ｎ
−Ｇ ａ ｏ、、にム、３Ａｓ層（ｎ＝ＩＸ１０”ｃｍ
−”、厚さ０．０５μｍ） １５゜１６は、ソース及
びドレインｄａ、ｉ７は、制御ゲートである。
ａＡｓ層０．２μｍ、２１はｎ−（１０） Ｇ ａ６．、 Ａｔ（、、ｇ Ａｓ層（ｎ＝８ Ｘ ｉ
Ｏ”ｃｍ−” 、厚さ０．０３μｍ）、２０は、ｎ
−Ｇ ａ ｏ、、にム、３Ａｓ層（ｎ＝ＩＸ１０”ｃｍ
−”、厚さ０．０５μｍ） １５゜１６は、ソース及
びドレインｄａ、ｉ７は、制御ゲートである。
半絶縁性Ｇ Ｂ Ａ ｓ基板１上に、ＭＢＥ法により、
アンドーグＧａｏ、、Ａム、、Ａｓ層２．２μＩｎな成
長する。次いで、Ｓｉイオンを刀口速電圧１５０ｋＶで
打込み、ｎ型領域２１を形成し、８５０Ｃでアニールす
る。
アンドーグＧａｏ、、Ａム、、Ａｓ層２．２μＩｎな成
長する。次いで、Ｓｉイオンを刀口速電圧１５０ｋＶで
打込み、ｎ型領域２１を形成し、８５０Ｃでアニールす
る。
成長層の表面を０．２μｍの厚さだけＨｇＳＯ４：Ｈｉ
Ｏ２’ Ｈ＊Ｏ（３’ １ ＋ １ ）混液でエツチン
グした後、２時間水洗を行ない、表面を清浄にするとと
もに、酸化膜を形成せしめる。しかる後、ＭＢＥ装置内
で、５７０Ｃで〃口熱し、表面の酸化膜を除去後、アン
ドープＧ ａｏ、ｙ Ａ Ｊ、ｏ、ｓ Ａ ８層２２．
４０人、アンドーグＧ ａ Ａ ｓ層３．０，１μｍ１
アンドーグＧａｏ、、Ａｔｏ、、Ａｓ層２３．４０人、
Ｓｉ ドープ（ｎ”１０”ｃｒｎ−”） Ｇａ（、、、
Ａｊ（、、、Ａｓ層４．０．０５μｍをＭＢＥ法で順次
成長する。次いで、燐酸、過酸化（１１） 水素、エチレングリコール（１：１：３）溶液を用いで
、表面より０．２μｍメサエッチングを行ないｎ型領域
２１を中心部に残して逆メサ状半導体領域を形成する。
Ｏ２’ Ｈ＊Ｏ（３’ １ ＋ １ ）混液でエツチン
グした後、２時間水洗を行ない、表面を清浄にするとと
もに、酸化膜を形成せしめる。しかる後、ＭＢＥ装置内
で、５７０Ｃで〃口熱し、表面の酸化膜を除去後、アン
ドープＧ ａｏ、ｙ Ａ Ｊ、ｏ、ｓ Ａ ８層２２．
４０人、アンドーグＧ ａ Ａ ｓ層３．０，１μｍ１
アンドーグＧａｏ、、Ａｔｏ、、Ａｓ層２３．４０人、
Ｓｉ ドープ（ｎ”１０”ｃｒｎ−”） Ｇａ（、、、
Ａｊ（、、、Ａｓ層４．０．０５μｍをＭＢＥ法で順次
成長する。次いで、燐酸、過酸化（１１） 水素、エチレングリコール（１：１：３）溶液を用いで
、表面より０．２μｍメサエッチングを行ないｎ型領域
２１を中心部に残して逆メサ状半導体領域を形成する。
この逆メサ状の段差より厚く、オーム性電極５ 、６
ｆ Ａ ｕ −Ｇ ｅ −Ｎ ｉ ７ ｏ イ（０，６
μｍ厚）で形成する。逆メサ領域の端部５′、６′は半
導体と電極メタルがアロイ化した領域である。埋め込ま
れたフローティングゲート２１の上にあたる領域に制御
用ゲート１７を、Ｔｉ、Ｐｔ、Ａｕを積層して、形成す
る。゛成極形成は、ともにリフト・オフ法を用いた。
ｆ Ａ ｕ −Ｇ ｅ −Ｎ ｉ ７ ｏ イ（０，６
μｍ厚）で形成する。逆メサ領域の端部５′、６′は半
導体と電極メタルがアロイ化した領域である。埋め込ま
れたフローティングゲート２１の上にあたる領域に制御
用ゲート１７を、Ｔｉ、Ｐｔ、Ａｕを積層して、形成す
る。゛成極形成は、ともにリフト・オフ法を用いた。
第４図に、単体素子の場合の平面図及び配線状態を示す
。埋込みゲート２１は、配線されていない。第３図と同
一番号は同一の部位を示す。ＩＣの場合には、通常用い
られているコンタクト穴を有する層間絶縁膜上に、配線
を形成する。
。埋込みゲート２１は、配線されていない。第３図と同
一番号は同一の部位を示す。ＩＣの場合には、通常用い
られているコンタクト穴を有する層間絶縁膜上に、配線
を形成する。
この型のデバイスでは、ヘテロ界面にたまる電子ガスは
、８と９で、８は、オーミック′電極により、外部と接
続されており、信号の読み出しに用いる。
、８と９で、８は、オーミック′電極により、外部と接
続されており、信号の読み出しに用いる。
（１２）
８は、ゲート電極７に加えられた正のノくガスで吸い出
され、゛電子のトラップは空になる。このため、チャネ
ル９における電流電圧特性が変化し、情報が読み出せる
。
され、゛電子のトラップは空になる。このため、チャネ
ル９における電流電圧特性が変化し、情報が読み出せる
。
実施例 ３
第５図は、実施例１で示した室温に近い温度で動作でき
るようにした素子改良された記憶断面図である。実施例
１におけるアンドーグＧ ａ Ａ ｓ層３ｔ２Ｊ＠３１
．３２に分割し、これらの層の間にｎ−Ｇａ、−、Ａｔ
、 Ａｓ （ｏ＜Ｘ＜ｏ、ａ ）Ｊｉｌｉ３３ ｋ挿入
した構造を持つ。
るようにした素子改良された記憶断面図である。実施例
１におけるアンドーグＧ ａ Ａ ｓ層３ｔ２Ｊ＠３１
．３２に分割し、これらの層の間にｎ−Ｇａ、−、Ａｔ
、 Ａｓ （ｏ＜Ｘ＜ｏ、ａ ）Ｊｉｌｉ３３ ｋ挿入
した構造を持つ。
第６図に素子のゲート電極部におけるエネルギー・バン
ド構造の伝導電子帯の下端を示している。
ド構造の伝導電子帯の下端を示している。
８．９は第２図におけると同様に２次元状の電子ガスを
、ｌＯはフェルミ準位を示している。
、ｌＯはフェルミ準位を示している。
半導体層３１．３２は基本的に前述の半導体層３と同様
の性質をなす。
の性質をなす。
電子ガス８，９が熱により互いに移動することを防止し
、記憶された情報が熱的に蒸発するのを防ぐ。
、記憶された情報が熱的に蒸発するのを防ぐ。
（１３）
７７■（まで冷却すれば、電子移動度が大巾に改善され
る。中間に入れる層３１は、Ｐ型にドーグしたＧａＡｓ
でもよい。
る。中間に入れる層３１は、Ｐ型にドーグしたＧａＡｓ
でもよい。
本発明についてＧａＡｓ−ＧａＡｚＡｓの側音具体例と
して述べたが他の半導体材料でも笑現し得る。
して述べたが他の半導体材料でも笑現し得る。
たとえば、ＡｚＧａＡｓ−ＡｔＧａＡｓ、ＧａＡｓ−Ａ
ｔＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓＰ 、ＩｎＰ−Ｉ
ＨＧＩＡｓ或いはｌｌＡｓ−ＧａＡｓ８ｂ等がその例で
ある。
ｔＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓＰ 、ＩｎＰ−Ｉ
ＨＧＩＡｓ或いはｌｌＡｓ−ＧａＡｓ８ｂ等がその例で
ある。
第１図（ａ）、（ｂ）は本発明の代弐的な半導体記憶素
子の断面図、第２図は第１図（ａ）の素子のバンドモデ
ル図、第３図は別な実施例の素子断面図、第４図は第３
図の実施例の平面図、第５図は別な実施例の素子断面図
、第６図は第５図の素子のバンドモデル図である。 １・・・半絶縁性半導体基板、２，４・・・広禁制帯半
導体層、３・・・狭禁制帯半導体層、５＃６・・・電極
、７・・・キャリアの制御電極、８．９・・・二次元電
子ガス。 代理人 弁理士 薄田利幸 （１４） ￥Ｊ １ 図 （ａ） （ｂ） 第 Ｚ 図 第 ３ 図 χ ４ 口 第 Ｓ 図 第 ６ 口 第１頁の続き ［相］発 明 者 山田栄三部 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ＠発 明 者 中村道治 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ２５８−
子の断面図、第２図は第１図（ａ）の素子のバンドモデ
ル図、第３図は別な実施例の素子断面図、第４図は第３
図の実施例の平面図、第５図は別な実施例の素子断面図
、第６図は第５図の素子のバンドモデル図である。 １・・・半絶縁性半導体基板、２，４・・・広禁制帯半
導体層、３・・・狭禁制帯半導体層、５＃６・・・電極
、７・・・キャリアの制御電極、８．９・・・二次元電
子ガス。 代理人 弁理士 薄田利幸 （１４） ￥Ｊ １ 図 （ａ） （ｂ） 第 Ｚ 図 第 ３ 図 χ ４ 口 第 Ｓ 図 第 ６ 口 第１頁の続き ［相］発 明 者 山田栄三部 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ＠発 明 者 中村道治 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ２５８−
Claims (1)
- 【特許請求の範囲】 １、狭禁制帯半導体層およびこれを挾んで第１゜第２の
２つの広禁制帯半導体層が設けられ、該第１および第２
の広禁制帯半導体層は互いに同じ導電型であり且それら
の不純物濃度は狭禁制帯半導体層との２つの界面には狭
禁制帯半導体層にキャリアを閉じ込めるに会費な大きさ
の伝導帯段差又は価電子帯段差を有し、前記第１の広禁
制帯半導体層に接して第１の広禁制帯半導体層と、狭禁
制帯半導体層との界面のキャリアに接続された第１およ
び第２の電極が形成され、前記第２の広禁制帯半導体層
は前記第１および第２の電極には接続されず且第２の広
禁制帯半導体層には該第２の広禁制帯半導体層と前記狭
禁制帯半導体層との界面のキャリアを制御する′に極を
有することを特徴とする半導体記憶素子。 ２、特許請求の範囲第１項記載の半導体記憶素子におい
て、前記狭禁制帯半導体層と前記第１および第２の広禁
制帯半導体層の界面にドーグされていない薄い広禁制帯
層會有して成ることを特徴とする。 ３、特許請求の範囲第２項記載の半導体記憶素子におい
て、前記ドープされていない薄い広禁制帯層は２０人〜
６０Ａの厚さなることを特徴とする。 ４、特許請求の範囲第１項、又は第２項記載の半導体記
憶素子において、前記狭禁制帯半導体層はドーグされて
いないことを特徴とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138568A JPS5840855A (ja) | 1981-09-04 | 1981-09-04 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138568A JPS5840855A (ja) | 1981-09-04 | 1981-09-04 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840855A true JPS5840855A (ja) | 1983-03-09 |
| JPH032350B2 JPH032350B2 (ja) | 1991-01-14 |
Family
ID=15225173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138568A Granted JPS5840855A (ja) | 1981-09-04 | 1981-09-04 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840855A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235476A (ja) * | 1984-05-09 | 1985-11-22 | Nec Corp | 半導体装置 |
| US4558337A (en) * | 1984-05-30 | 1985-12-10 | Texas Instruments Inc. | Multiple high electron mobility transistor structures without inverted heterojunctions |
| JPS61102767A (ja) * | 1984-10-26 | 1986-05-21 | Agency Of Ind Science & Technol | 半導体記憶装置の駆動方法 |
| JPS61131565A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPH04206839A (ja) * | 1990-11-30 | 1992-07-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2010512012A (ja) * | 2006-12-08 | 2010-04-15 | テヒーニィシエ ウニヴァジテート ベルリン | メモリーセル、及びデータ記録方法 |
| JP2011519483A (ja) * | 2008-04-30 | 2011-07-07 | インダストリー−ユニバーシティー コオペレーション ファウンデーション ハンヤン ユニバーシティー | キャパシタレスメモリ素子 |
-
1981
- 1981-09-04 JP JP56138568A patent/JPS5840855A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235476A (ja) * | 1984-05-09 | 1985-11-22 | Nec Corp | 半導体装置 |
| US4558337A (en) * | 1984-05-30 | 1985-12-10 | Texas Instruments Inc. | Multiple high electron mobility transistor structures without inverted heterojunctions |
| JPS61102767A (ja) * | 1984-10-26 | 1986-05-21 | Agency Of Ind Science & Technol | 半導体記憶装置の駆動方法 |
| JPS61131565A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPH04206839A (ja) * | 1990-11-30 | 1992-07-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2010512012A (ja) * | 2006-12-08 | 2010-04-15 | テヒーニィシエ ウニヴァジテート ベルリン | メモリーセル、及びデータ記録方法 |
| JP2011519483A (ja) * | 2008-04-30 | 2011-07-07 | インダストリー−ユニバーシティー コオペレーション ファウンデーション ハンヤン ユニバーシティー | キャパシタレスメモリ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH032350B2 (ja) | 1991-01-14 |
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