JPS5841523B2 - 可変長デ−タ転送方式 - Google Patents

可変長デ−タ転送方式

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JPS5841523B2
JPS5841523B2 JP53020981A JP2098178A JPS5841523B2 JP S5841523 B2 JPS5841523 B2 JP S5841523B2 JP 53020981 A JP53020981 A JP 53020981A JP 2098178 A JP2098178 A JP 2098178A JP S5841523 B2 JPS5841523 B2 JP S5841523B2
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JP
Japan
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command
data
transfer
control unit
data block
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JP53020981A
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English (en)
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JPS54114134A (en
Inventor
秀雄 高橋
茂樹 山田
昭彦 土井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Oki Electric Industry Co Ltd
NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
Oki Electric Industry Co Ltd
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Telegraph and Telephone Corp, Oki Electric Industry Co Ltd, Nippon Electric Co Ltd filed Critical Nippon Telegraph and Telephone Corp
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Publication of JPS54114134A publication Critical patent/JPS54114134A/ja
Publication of JPS5841523B2 publication Critical patent/JPS5841523B2/ja
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Description

【発明の詳細な説明】 本発明は、プロセッサ部及び通信制御部からなる情報転
送システムにおける可変長のデータブロック転送方式に
関するものである。
従来の情報転送システムにおける。
可変長のデータブロックのプロセッサ部から通信制御部
への転送方式について説明する。
第1図は一般の情報転送システムの構成を説明するため
の図である。
第1図に示す様に一般の情報転送システムは、中央制御
装置CC(以下CCと略す)、メモリ装置MM(以下M
Mと略す)およびデータチャネル装置D CI−((以
下D CHと略す)等から構成されるプロセッサ部PR
Cと、複数の回線端末装置LU(以下LUと略す)を制
御する通信制御部LC(以下LCと略す)とで構成され
る。
この様な情報転送システムにおいて、データを回線りを
経由して相手側(対向)の情報転送システムへ送信する
とき、データを一定の長さの固定長のデータブロックと
して送信する方法と、送信すべきデータ量に従って可変
長のデータブロックとして送信する方法とがある。
後者の方法は送信すべき情報量に応じてデータブロック
の長さが変えられるので、融通性のあるシステムを構成
するのに有利である。
この様な可変長のデータブロックをプロセッサ部PRC
からLCへ送信する従来の方法について第2図に従って
説明する。
−例として、mバイトのデータdl、d2.・・・dm
から構成されているデータブロックを送信する例につい
て説明する。
説明しやすさのためmば4の倍数とする。
先ず1データブロツクの送信データを送信順にMM上の
データエリアにストアするストア例を第2図aに示す。
この例においてはMMは4バイ1−1語の構成となって
いる。
d1〜d4のデータばMM上のDa番地、d5〜d8は
Da+1番地、順次dm−33d d 、
d l/iDa+n−1番地(In−m−2’m−−
1m 4nの関係にある)にストアされている。
一方これらのストアされたデータの転送手順を示す制御
語が、MM上に第2図すに示す構成でストアされる。
この制御語はチャネルコマンドワード(以下CCWと略
す)と称され、コマンドの種別を表すコマンドコード部
(CMC部)、そのCM Csの機能に付加的機能を指
示するフラグ部(FLG部)、転送語数を指示するワー
ドカウンタ部(WC部)、転送するデータの先頭バイト
の1語内の位置を指示スるスタートバイトカウンタ(5
BC)、転送する語の先頭番地を指示するデータアドレ
ス部(1)A部)から構成されている。
このCCWは、今説明中の第2図すに示す具体例におい
ては、CMC部が送信を指示するコマンド(’WRT)
F L Gが特にコマンドに対する付加機能がないので
なし、WC部が転送語数(n=m/4)、DAが送信デ
ータ先頭番地(Da)となっている。
送信データブロックのデータエリアへのストア及びCC
Wのストアを行った後、CCはDCHに対して上記CC
Wの実行指示の命令を発出する。
この命令はスタート[0(以下5IO)命令と称され、
DCHばこのSIO命令を受信するとCCのプログラム
動作とは独立にMM上の所定番地にストアされているC
CWを読み出し、CCWで指定された一連の動作を、通
信制御部との間で自律的に、即ち、CCの介在なしに行
う。
そして、CCWで指定された一連の動作が完了すると、
CCへの割込み動作によって完了を通知する。
今説明中の具体例では、メモリ番地Daの先頭番地d。
より順次m(−4n)バイトの転送動作を行い、mバイ
トの全データ転送完了後、CCへの割込み動作を行うこ
とによって、CCWで指定された動作の完了を通知し、
以後、CCのプログラムに以後必要な処理をゆだねる。
この後、CCのプログラムは転送すべきデータブロック
があれば、再び送信データのストア、CCWの更新を行
い、以後は先に説明した動作を繰りかえす。
また、送信すべきデータブロックがなければ、送信すべ
きデータが発生する迄プロセッサ部PRcば、他のプロ
グラム処理動作を実行することができる。
以−ヒ述べた従来の方法によると、送信データブロック
毎にCCWの更新作業、DCHへのSIO命令の発出及
びデータブロック転送完了時の割込み処理作業をCCの
プログラム処理において行う必要がある。
このCCのプログラムの処理の作業は制御する回線対応
に必要なものであり、一つの情報転送システムで扱う回
線数に比例して増えるものであり、CCの処理能力の低
下の一つの原因となっている。
本発明は、上記の欠点である送信データブロック毎のC
CWの更新作業、DCHへのSIO命令の発出及びデー
タブロック転送完了時の割込処理作業をなくすため、D
CHの自律処理能力を活用して解決をはかったもので
あり、これによりCCの処理能力を有効に使用すること
を可能にしている。
以下、本発明の詳細な説明を第3図に従って行う。
先ず、送信データを送信順にMM上のデータエリアにス
トアすることば従来方法と同様である。
ストア例を第3図aに示す。
更に送信データブロックの送信バイト数mをPa番地下
1バイト目にストアする。
ストア例を第3図すに示す。一方これらのストアされた
データの送信手順を示すCCWがMM上に第3図Cに示
す構成でストアされる。
従来方法と異る点は、従来方法は単独のICCWであっ
たものが、本実施例では5個の連続したCCWで構成さ
れることである。
以下順次これら5個のCCWの意味を説明する。
先ず第1のCCWはMM上のCa番地にある。
このCCWはライトパターン(以下WPTと略す)コマ
ンドであり、このWPTコマンドはDA部で示される番
地の下1バイトのデータをL Cへ送信する(下1バイ
トの指定ばWC=O,5BC=1によって行われる。
)。このWPTコマンドの役割はデータブロックのLC
への送信に先だって、データブロックのバイト数(送信
すべきデータブロックがない場合はOバイトとする)を
LCへ通知することである。
LCはこの通知を受けると、送信データありの通知(即
ちm10)であるとスキップ指示でDCHに応答する。
こればDCHに対して次の番地のコマンドをスキップし
て、次次番地、即ちCa+2番地のコマンドにチェイン
することを指示する。
一方、送信データなしの通知(即ちm=0)を受けると
LCはDCHに対してスキップ指示ばせずに応答する。
従ってこの場合は単に次番地即ちCa+1番地にチェイ
ンする。
チェインの指示はFLG部のチェインコマンド(CHC
)指示によって行われる。
次に第2のCCWはMM上のCa+1番地にある。
このコマンドはトランスファインチャネル(以下TIC
と略す)コマンドでありDA部で指示されたCa番地の
CCWヘチェインを指示している。
即ち送信すべきデータブロックがない時ばPa番地のデ
ータ量がOを示しているため、WPTコマンドとTIC
コマンドを繰りかえし行うことになる。
次に第3のCCWばMM上のCa+2番地にある。
このコマンドはライト(以下WPTと略す)コマンドで
あり、これはWPTコマンドで通知されたデータ量(m
バイト)だけLCへ送信動作を指示する。
このとき、WC部の指定即ち転送データ量は、充分大き
な値WCrを設定しておくが、FLG部の語長指定抑止
(サプレスレングスインディケータと称しSLIと略す
)の機能により無効果にしておき、LCではWPTコマ
ンドで指示されたデータ量のデータブロックを受信完了
した後、転送動作の打切を行う。
この方法によって、可変長のデータブロックの転送を同
一のCCWで行うことを可能にしている。
またこのCCWもFLG部のCHC指示により次のCC
Wヘチェインされる。
次に第4のCCWば、MM上のCa+3番地にある。
このコマンドはリードパターン(以下RPTと略す)コ
マンドであり、これは、第3のCCW即ちWPTコマン
ドにより、データブロックの送信が完了した時に、その
完了をプログラムへ通知するためのものである。
このRPTコマンドが実行されると、LCばIOJの固
定情報をDCHへ返送し、DCHばDA部で指定された
Pa番地の下1バイトの内容をOに書き換える。
これによってプログラムは周期的にPa番地をスキャン
することにより、データブロックの送信完了を知ること
ができる。
このRPTコマンドもFLG部のCHC指示により、次
のCCWヘチェインされる。
次に第5のCCWばMM上のCa+4番地にある。
このコマンドは第2のCCWと同じTICコマンドであ
り、DA部で指示されるCa番地のCCW即ちWPTコ
マンドヘチェインされる。
以上説明した5個の連続した番地(Ca−Ca+4)に
ストアされたCCWは、CCからのただ一回のSIO命
令により起動されると、各コマンドの実行において異常
が検出されるか、又はプログラムにより強制的な打ち切
り指示、例えばシステム異常等でチャネル動作を打ち切
りたい時、所謂チャネルリセットの指示がない限り、D
CHのCHCの機能によって自律的に5個の連続したC
CWを繰り返し行うのである。
なお、DCHにより1データブロツクの送信が完了する
と、その都度、その結果はデバイス系のステータスとし
てDCHに報告され、DCHでは前記結果が正常な完了
状態の時はあらかじめ定めた手順で自律的に内部処理し
、前記結果が正常な完了状態でない時ばCCへの割り込
みを行い、以後、CCのプログラムに処理を委ねること
になる。
またデータブロックの転送完了の通知も従来方式の様に
割込みによらずRPTコマンドにより自律的にMM上の
所定番地の内容を更新することによって行っている。
また第3のCCW(WRTコマンド)においては5Ll
Fの機能によって、全ての可変長のデータブロック長に
対して、同一のCCWの使用を可能にしている。
以上説明した様に、本発明の可変長データ転送方式によ
れば、従来方式の欠点であった、データフロック送信毎
に行うチャネルコマンドワードの更新作業、データチャ
ネルへのSIO命令の発出、およびデータブロック送信
完了時の割込み処理作業をはふくことができ、CCの処
理能力の有効利用を達成できる。
【図面の簡単な説明】
第1図は情報転送システムの構成を説明する図、第2図
は従来の可変長のデータブロックの転送方式を説明する
図、第3図は本発明のデータブロックの転送方式を説明
する図である。 PRC・・・・・・プロセッサ部、LC・・・・・・通
信制御部、LU・・・・・・回線端末部、L・・・・・
・回線、CC・・・・・・中央処理装置、DCH・・・
・・・データチャネル装置、MM・・・・・・メモリ装
置。

Claims (1)

    【特許請求の範囲】
  1. 1 中央制御装置、メモリ装置、および中央制御装置と
    は独立した自律処理能力を有するデータチャネル装置等
    から成るプロセッサ部と、複数の回線端末装置を制御す
    る通信制御部とで構成され、前記複数の回線端末装置に
    対して可変長のデータブロックを転送する情報転送シス
    テムにおいて、データブロックの転送に先立ってその転
    送量を通知する第1の指令と、第1の指令で通知のあっ
    た量だけデータブロックの転送を指示する第2の指令と
    データブロックの転送完了を通知する第3の指令と、上
    記各指令からの通知に応じて該当指令への連結を指示す
    る第4の指令を有し、データチャネル装置は、中央制御
    装置からの起動後は上記第1〜4の指令を繰り返すこと
    によりメモリ装置と通信制御部との間で行う可変長のデ
    ータブロックの転送およびそれに伴なう処理を自律的に
    行い、中央制御装置は、上記転送するデータブロックの
    転送量をスキャンしてデータブロックの送信完了を監視
    し、不連続に発生するり変長のデータブロックの転送を
    行うことを特徴とする可変長データ転送方式。
JP53020981A 1978-02-27 1978-02-27 可変長デ−タ転送方式 Expired JPS5841523B2 (ja)

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JPS54114134A JPS54114134A (en) 1979-09-06
JPS5841523B2 true JPS5841523B2 (ja) 1983-09-13

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5433823B2 (ja) * 1974-04-30 1979-10-23
JPS52144934A (en) * 1976-05-28 1977-12-02 Hitachi Ltd Sending out information intercepting unit

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