JPS584251Y2 - トランジエントキラ−回路 - Google Patents
トランジエントキラ−回路Info
- Publication number
- JPS584251Y2 JPS584251Y2 JP1977080355U JP8035577U JPS584251Y2 JP S584251 Y2 JPS584251 Y2 JP S584251Y2 JP 1977080355 U JP1977080355 U JP 1977080355U JP 8035577 U JP8035577 U JP 8035577U JP S584251 Y2 JPS584251 Y2 JP S584251Y2
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- JP
- Japan
- Prior art keywords
- feedback
- circuit
- power
- resistor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は電源ＯＮ、ＯＦＦ時のショック音を除去するた
めの音声増幅器におけるトランジェントキラー回路に関
する。
めの音声増幅器におけるトランジェントキラー回路に関
する。
従来の音声増幅器におけるトランジェントキラー回路は
、電源ＯＮ、ＯＦＦ直後の一定時間音声増幅器の入力信
号ラインを短絡する方式、或は、第１図に示すように音
声増幅器１の出力側に増幅器出力と負荷（スピーカー）
とを断続するリレー２を設け、このリレー２を電源ＯＮ
直後の一定時間開放状態に保持して出力信号ラインを開
放することによって、電源ＯＮ時のショック音を除去し
、また、電源ＯＦＦ直後リレー２を直ちに開放状態にし
て出力信号ラインを開放することによって、電源ＯＦＦ
時のショック音を除去する方式が採用されていた。
、電源ＯＮ、ＯＦＦ直後の一定時間音声増幅器の入力信
号ラインを短絡する方式、或は、第１図に示すように音
声増幅器１の出力側に増幅器出力と負荷（スピーカー）
とを断続するリレー２を設け、このリレー２を電源ＯＮ
直後の一定時間開放状態に保持して出力信号ラインを開
放することによって、電源ＯＮ時のショック音を除去し
、また、電源ＯＦＦ直後リレー２を直ちに開放状態にし
て出力信号ラインを開放することによって、電源ＯＦＦ
時のショック音を除去する方式が採用されていた。
本考案はこのような従来方式とは根本的に異なる新規な
、かつ極めて単純な構成のトランジェントキラー回路を
提供するものである。
、かつ極めて単純な構成のトランジェントキラー回路を
提供するものである。
本考案は、帰還量によって増幅利得が制御される負帰還
増幅器において、帰還量を電源ＯＮ ｔＯＦＦ或は給電
停止直後の一定時間増大せしめることによって、増幅利
得を著しく低下せしめて、電源ＯＮ、ＯＦＦ或は給電停
止時のショック音を実質的に除去する点に特徴を有する
。
増幅器において、帰還量を電源ＯＮ ｔＯＦＦ或は給電
停止直後の一定時間増大せしめることによって、増幅利
得を著しく低下せしめて、電源ＯＮ、ＯＦＦ或は給電停
止時のショック音を実質的に除去する点に特徴を有する
。
以下、第２図乃至第３図において代表的な実施例を説明
する。
する。
第２図は電源ＯＮ時のショック音を除去す実施例である
。
。
図において、３は２電源力式の周知の負帰還型の音声増
幅器で、その出力が帰還回路４を通して入力側に帰還さ
れる。
幅器で、その出力が帰還回路４を通して入力側に帰還さ
れる。
即ち、増幅器３の出力端に帰還抵抗Ｒ２ｔ Ｒｓを直列
接続し、この帰還抵抗Ｒ３の接地側端子をコンデンサ及
びスイッチングトランジスタＱ３を通して接地しうるご
とく構成すると共に、上記直列接続した帰還抵抗Ｒ２ｔ
’Ｆｔｓの接続点を入力差動増幅器の入力トランジス
タＱ１と対をなす他方のトランジスタＱ２のベースに接
続して、増幅器出力を帰還抵抗Ｒ２，Ｒ３で分圧して入
力側に帰還する構成を有する。
接続し、この帰還抵抗Ｒ３の接地側端子をコンデンサ及
びスイッチングトランジスタＱ３を通して接地しうるご
とく構成すると共に、上記直列接続した帰還抵抗Ｒ２ｔ
’Ｆｔｓの接続点を入力差動増幅器の入力トランジス
タＱ１と対をなす他方のトランジスタＱ２のベースに接
続して、増幅器出力を帰還抵抗Ｒ２，Ｒ３で分圧して入
力側に帰還する構成を有する。
上記のスイッチングトランジスタＱ３のベースには、電
源回路６によって得られる十Ｂ電源が制御トランジスタ
Ｑ４を通してその工□ツタ出力として供給されるごとく
、制御トランジスタＱ４の工□ツタが接続され、そのコ
レクタは上記電源回路６に接続される。
源回路６によって得られる十Ｂ電源が制御トランジスタ
Ｑ４を通してその工□ツタ出力として供給されるごとく
、制御トランジスタＱ４の工□ツタが接続され、そのコ
レクタは上記電源回路６に接続される。
そして、この制御トランジスタＱ４のベースは、電源Ｏ
Ｎ直後の一定時間遮断状態を保持して、そのエミッタ出
力により上記スイッチングトランジスタＱ３を遮断状態
に保持せしめるごとく、電源回路６に並列に接続された
比較的大きい時定数（数十秒）を有する時定数回路（充
電回路）５を構成する直列接続した抵抗Ｒ１とコンデン
サＣ１の接続点に接続され、このコンデンサＣ１の端子
電圧（充電電圧）によって制御されるように構成される
。
Ｎ直後の一定時間遮断状態を保持して、そのエミッタ出
力により上記スイッチングトランジスタＱ３を遮断状態
に保持せしめるごとく、電源回路６に並列に接続された
比較的大きい時定数（数十秒）を有する時定数回路（充
電回路）５を構成する直列接続した抵抗Ｒ１とコンデン
サＣ１の接続点に接続され、このコンデンサＣ１の端子
電圧（充電電圧）によって制御されるように構成される
。
即ち、スイッチングトランジスタＱ３は上記時定数回路
５とこれによって制御される制御トランジスタＱ４の出
力によつ−〔、電源ＯＮ直後の一定時間遮断状態を保持
して上記帰還抵抗Ｒ３の接地側端子を開放状態に保持し
、その後導通して、上記帰還抵抗Ｒ３の接地側端子をコ
ンデンサ、スイッチングトランジスタＱ３を通して接地
するように制御される。
５とこれによって制御される制御トランジスタＱ４の出
力によつ−〔、電源ＯＮ直後の一定時間遮断状態を保持
して上記帰還抵抗Ｒ３の接地側端子を開放状態に保持し
、その後導通して、上記帰還抵抗Ｒ３の接地側端子をコ
ンデンサ、スイッチングトランジスタＱ３を通して接地
するように制御される。
以上の構成によれば、電源スィッチ７をＯＮにしたとき
、時定数回路５に十Ｂ電源が供給され、抵抗Ｒ１を通し
てコンデンサＣ１に充電されて、その端子電圧は徐々に
上昇し、従って制御トランジスタＱ４のエミッタ電位も
徐々に上昇する。
、時定数回路５に十Ｂ電源が供給され、抵抗Ｒ１を通し
てコンデンサＣ１に充電されて、その端子電圧は徐々に
上昇し、従って制御トランジスタＱ４のエミッタ電位も
徐々に上昇する。
そして、一定時間経過後にコンデンサＣ１の端子電圧が
所定の電圧に達し、それに伴って制御トランジスタＱ４
の工□ツタ電位も所定の電圧に達すると、その出力によ
りスイッチングトランジスタＱ３が導通して、帰還抵抗
Ｒ３の接地側端子がコンデンサ、スイッチングトランジ
スタＱ３を通して接地される。
所定の電圧に達し、それに伴って制御トランジスタＱ４
の工□ツタ電位も所定の電圧に達すると、その出力によ
りスイッチングトランジスタＱ３が導通して、帰還抵抗
Ｒ３の接地側端子がコンデンサ、スイッチングトランジ
スタＱ３を通して接地される。
即ち、電源ＯＮ直後の一定時間帰還抵抗Ｒ３の接地側端
子が開放状態に保持され、従って増幅器３はその出力が
帰還抵抗Ｒ２のみを通して入力側に帰還されるので、即
ち帰還量が正常動作時に比べて著しく大きい（実施例で
２５ｄＢに設定）ので増幅器３の増幅利得は一時的に著
しく低下して、電源ＯＮ時のショック音が著しく抑圧さ
れ、実質的に無視し５る程度に除去できる。
子が開放状態に保持され、従って増幅器３はその出力が
帰還抵抗Ｒ２のみを通して入力側に帰還されるので、即
ち帰還量が正常動作時に比べて著しく大きい（実施例で
２５ｄＢに設定）ので増幅器３の増幅利得は一時的に著
しく低下して、電源ＯＮ時のショック音が著しく抑圧さ
れ、実質的に無視し５る程度に除去できる。
そして、プ定時間経過後、帰還抵抗Ｒ３の接地側端子が
コンデンサ、スイッチングトランジスタＱ３を通して接
地されると、増幅器３はその出力が帰還抵抗Ｒ２゜Ｒ３
によって分圧されて入力側に帰還されるので、所定の増
幅利得が得られ正常に動作する。
コンデンサ、スイッチングトランジスタＱ３を通して接
地されると、増幅器３はその出力が帰還抵抗Ｒ２゜Ｒ３
によって分圧されて入力側に帰還されるので、所定の増
幅利得が得られ正常に動作する。
第３図は電源ＯＮ時のショック音除去に加えて、電源Ｏ
ＦＦ時のショック音を除去する実施例である。
ＦＦ時のショック音を除去する実施例である。
図中、第２図の実施例と同一部分については同一符号を
付す。
付す。
図において、時定数回路５を構成する抵抗Ｒ１とコンデ
ンサＣ１の接続点を数十乃至数百オームの比較的小抵抗
値の抵抗Ｒ４、スイッチ８を通して接地しうるごとく構
成される。
ンサＣ１の接続点を数十乃至数百オームの比較的小抵抗
値の抵抗Ｒ４、スイッチ８を通して接地しうるごとく構
成される。
そして、このスイッチ８は電、源スイッチ７をＯＦＦに
した時短絡して″抵抗Ｒ４トコンデンサ・Ｃ１とによっ
て時定数の小さい時定数回路（放電回路）９を構成し、
また電源スィッチ７をＯＮにした時開放するごとく、電
源スィッチ７と連動して作動する。
した時短絡して″抵抗Ｒ４トコンデンサ・Ｃ１とによっ
て時定数の小さい時定数回路（放電回路）９を構成し、
また電源スィッチ７をＯＮにした時開放するごとく、電
源スィッチ７と連動して作動する。
即ち、電源スィッチ７をＯＦＦにした時、コンデンサＣ
１、抵抗Ｒ４及びスイッチ８によって時定数回路９を構
成してコンデンサＣ１の電荷を瞬時に放電せしめて、制
御トランジスタＱ４を遮断状態にし、従って、スイッチ
ングトランジスタＱ３を遮断状態にして、帰還抵抗Ｒ３
の接地側端子を開放状態にするごとく構成される。
１、抵抗Ｒ４及びスイッチ８によって時定数回路９を構
成してコンデンサＣ１の電荷を瞬時に放電せしめて、制
御トランジスタＱ４を遮断状態にし、従って、スイッチ
ングトランジスタＱ３を遮断状態にして、帰還抵抗Ｒ３
の接地側端子を開放状態にするごとく構成される。
。以上の構成によれば、電源スィッチ７をＯＦＦにした
とき、スイッチ８が短絡して時定数回路９が構成され、
コンデンサＣ１の電荷が抵抗Ｒ４を通して瞬時に放電さ
れ、その端子電圧が瞬時に下がって、制御トランジスタ
Ｑ４が遮断状態となる。
とき、スイッチ８が短絡して時定数回路９が構成され、
コンデンサＣ１の電荷が抵抗Ｒ４を通して瞬時に放電さ
れ、その端子電圧が瞬時に下がって、制御トランジスタ
Ｑ４が遮断状態となる。
従ってこの制御トランジスタＱ４によって制御されるス
イッチングトランジスタＱ３も遮断状態となり、帰還抵
抗Ｒ３の接地側端子が開放される。
イッチングトランジスタＱ３も遮断状態となり、帰還抵
抗Ｒ３の接地側端子が開放される。
従って、増幅器３の増幅利得は上記と同様にして一時的
に著しく低下して、電源ＯＦＦ時のショック音が実質的
に除去できる。
に著しく低下して、電源ＯＦＦ時のショック音が実質的
に除去できる。
以上のように、本考案は負帰還増幅器の帰還量を電源Ｏ
Ｎ、ＯＦＦ直後の一定時間増大せしめることによって、
増幅利得を著しく低下せしめて、電源ＯＮ、ＯＦＦ時の
ショック音を実質的に除去する新規な方式のトランジェ
ントキラー回路であるのみならず、帰還量を制御する帰
還抵抗を切換えるのみの極めて単純な構成である実用利
点を有する。
Ｎ、ＯＦＦ直後の一定時間増大せしめることによって、
増幅利得を著しく低下せしめて、電源ＯＮ、ＯＦＦ時の
ショック音を実質的に除去する新規な方式のトランジェ
ントキラー回路であるのみならず、帰還量を制御する帰
還抵抗を切換えるのみの極めて単純な構成である実用利
点を有する。
第１図は従来のトランジェントキラー回路の構成を示す
図、第２図乃至第３図は本考案のトランジェントキラー
回路の構成を示す図である。 ３の増幅器、４は帰還回路、７は電源スィッチ、１０は
電源トランス、６は電源回路、５は時定数回路、８はス
イッチ、９は時定数回路、Ｒ２ｔ Ｒａは帰還抵抗、Ｑ
３はスイッチングトランジスタ、Ｒ１は抵抗、Ｃ１はコ
ンデンサである。
図、第２図乃至第３図は本考案のトランジェントキラー
回路の構成を示す図である。 ３の増幅器、４は帰還回路、７は電源スィッチ、１０は
電源トランス、６は電源回路、５は時定数回路、８はス
イッチ、９は時定数回路、Ｒ２ｔ Ｒａは帰還抵抗、Ｑ
３はスイッチングトランジスタ、Ｒ１は抵抗、Ｃ１はコ
ンデンサである。
Claims (1)
- 帰還量によって増幅利得が制御される負帰還増幅器にお
いて、増幅器３の出力端に帰還抵抗Ｒ２゜Ｒ３を直列に
接続し、この両帰還抵抗Ｒ２ｔ Ｒｓの接続点から入力
側ぺ帰還すると共に帰還抵抗Ｒ３の接地側端子をスイッ
チングトランジスタＱ３を通して接地しうるごとく構成
した帰還回路４と、−次側に接続した電源スィッチ７を
通して給電される電源トランス１０の二次側に接続され
所定の電源電圧を得る電源回路６と、この電源回路６の
供給電源を抵抗Ｒ１を通してこの抵抗Ｒ１に直列に接続
したコンデンサＣ１に充電し、このコンデンサｃ１の端
子電圧によって上記スイッチングトランジスタＱ３をＯ
Ｎ、ＯＦＦ制御する時定数回路５と、上記電源スィッチ
７と連動してこの電源スィッチ７をＯＦＦにした時短絡
して上記コンデンサｃ１の電荷を放電するごとくこのコ
ンデンサＣ１ト抵抗Ｒ１の接続点を接地しうるごとく接
続されたスイッチ８を具備する時定数回路９とからなり
、電源ＯＮ、ＯＦＦ直後の一定時間上記スイツチングト
ランジスタＱ３を遮断状態に保持し、上記帰還抵抗Ｒ３
の接地側端子を開放して、帰還量を増大せしめることに
よって増幅利得を低下せしめることを特徴とするトラン
ジェントキラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977080355U JPS584251Y2 (ja) | 1977-06-18 | 1977-06-18 | トランジエントキラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977080355U JPS584251Y2 (ja) | 1977-06-18 | 1977-06-18 | トランジエントキラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS548349U JPS548349U (ja) | 1979-01-19 |
| JPS584251Y2 true JPS584251Y2 (ja) | 1983-01-25 |
Family
ID=28999175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1977080355U Expired JPS584251Y2 (ja) | 1977-06-18 | 1977-06-18 | トランジエントキラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584251Y2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5524284B2 (ja) * | 1972-10-04 | 1980-06-27 | ||
| JPS5241771Y2 (ja) * | 1972-10-18 | 1977-09-21 | ||
| JPS5040917U (ja) * | 1973-08-16 | 1975-04-25 | ||
| JPS5423548B2 (ja) * | 1973-10-23 | 1979-08-14 |
-
1977
- 1977-06-18 JP JP1977080355U patent/JPS584251Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS548349U (ja) | 1979-01-19 |
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