JPS5843558A - 相補型絶縁ゲ−ト電界効果半導体集積回路装置 - Google Patents
相補型絶縁ゲ−ト電界効果半導体集積回路装置Info
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- JPS5843558A JPS5843558A JP56141893A JP14189381A JPS5843558A JP S5843558 A JPS5843558 A JP S5843558A JP 56141893 A JP56141893 A JP 56141893A JP 14189381 A JP14189381 A JP 14189381A JP S5843558 A JPS5843558 A JP S5843558A
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- JP
- Japan
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- integrated circuit
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- circuit device
- semiconductor integrated
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は相補型絶縁ゲート電界効果牛導体′集積回路
装置に係り％４１に相補型絶縁ゲート電界効果半導体集
積回路装置が諷タ／パイ時の電源電流増矢で不良となっ
た時に％七の不良解析を容易に行なうことが可能な構造
讐有する相補型絶縁ゲート電界効果半導体集積回路装置
に関するものであるＯ − 一般に相補型絶縁ゲート電界効果半導体集積回路装置（
以下、０ＭＯ８ＩＣと称す）の長所は、低消費電力に６
ると言われて−る。その理由は回路動作を停止させた時
の電源電流（以下Ｉｃｃｓと呼ぶ）が理論的にゼロにな
るからである。
装置に係り％４１に相補型絶縁ゲート電界効果半導体集
積回路装置が諷タ／パイ時の電源電流増矢で不良となっ
た時に％七の不良解析を容易に行なうことが可能な構造
讐有する相補型絶縁ゲート電界効果半導体集積回路装置
に関するものであるＯ − 一般に相補型絶縁ゲート電界効果半導体集積回路装置（
以下、０ＭＯ８ＩＣと称す）の長所は、低消費電力に６
ると言われて−る。その理由は回路動作を停止させた時
の電源電流（以下Ｉｃｃｓと呼ぶ）が理論的にゼロにな
るからである。
実際の製品ではＩｃｃａ規格の最大値として３０μＡ〜
１００ｐＡＫ設定されている。ヒれに対してＰｇもしく
はＮｉ１ｌ￥Ｏ８集積回路装置等では回路動作を停止さ
せた状態においても負荷の￥Ｏ８）ランジス−には常に
り、Ｃ電流が流れてやる為−１電源電流はゼロにはなら
ない。数ｍＡ＠縦の電流が流れているので６・る。とこ
ろで、上述したようＫＣＭＯ８ＩＣの長所は低消費電力
にあるが、シＡ１し、近年の高集積密度化及びそれに伴
うりｘり製造プａ七スＯ複雑化が進むにりれて上記のＩ
ｃｃｓの問題が出てきて、・その原因究明と解決はか１
にシ重要となっている・・即ち％ Ｉ６ｃ＠０値が規格
値以上にな）中すく未為ので参る。ウェハ誉スト、でみ
た場合１機能動作をするベレットを仮Ｖｃｔｏｏケあっ
たとすれば、との内の３０りほどのＩｃｅ！ が規
□格値”−二′′なシーｊＬ ＜ ＆ ｙ ）とな・い
るのが現状である。すなわち、３０チものペレットをＩ
ｃｅｓ値オーバで不良としているのである。
１００ｐＡＫ設定されている。ヒれに対してＰｇもしく
はＮｉ１ｌ￥Ｏ８集積回路装置等では回路動作を停止さ
せた状態においても負荷の￥Ｏ８）ランジス−には常に
り、Ｃ電流が流れてやる為−１電源電流はゼロにはなら
ない。数ｍＡ＠縦の電流が流れているので６・る。とこ
ろで、上述したようＫＣＭＯ８ＩＣの長所は低消費電力
にあるが、シＡ１し、近年の高集積密度化及びそれに伴
うりｘり製造プａ七スＯ複雑化が進むにりれて上記のＩ
ｃｃｓの問題が出てきて、・その原因究明と解決はか１
にシ重要となっている・・即ち％ Ｉ６ｃ＠０値が規格
値以上にな）中すく未為ので参る。ウェハ誉スト、でみ
た場合１機能動作をするベレットを仮Ｖｃｔｏｏケあっ
たとすれば、との内の３０りほどのＩｃｅ！ が規
□格値”−二′′なシーｊＬ ＜ ＆ ｙ ）とな・い
るのが現状である。すなわち、３０チものペレットをＩ
ｃｅｓ値オーバで不良としているのである。
その為ＫｓＩｃｃｓｊｊｌ格オーバの原因を究明するこ
とは、良品率の大巾な向上が期待でき急務となっている
。しかし、上記原因を明確且つ亨急に知ることは困難で
あった。なぜならば、ヒのＩｃｃｓ値の不良が、従来か
ら考えられてい、る拡散層中ウェルの耐圧不良、各種配
線の、断線やシ璽−ト等によ□ るパターン異常、スレ
ツルホールド電圧（Ｖ４ ）の変動やサブスレランホー
にド電流増大等によるＭＯ８）う／ジスタ゛の特性異常
など、多くの要因゛といろいろな組み合わせで出てくる
為でありた。
とは、良品率の大巾な向上が期待でき急務となっている
。しかし、上記原因を明確且つ亨急に知ることは困難で
あった。なぜならば、ヒのＩｃｃｓ値の不良が、従来か
ら考えられてい、る拡散層中ウェルの耐圧不良、各種配
線の、断線やシ璽−ト等によ□ るパターン異常、スレ
ツルホールド電圧（Ｖ４ ）の変動やサブスレランホー
にド電流増大等によるＭＯ８）う／ジスタ゛の特性異常
など、多くの要因゛といろいろな組み合わせで出てくる
為でありた。
”ｂｎｔｔＬＹｕ−τｌ、（・７９ＩＯ”１トチ、プの
一部に、各種 慕ツクパターンを挿入しておく方法が
採用されているが、いずれＫしても明確な原因を知るこ
とは出来なかつ九。
一部に、各種 慕ツクパターンを挿入しておく方法が
採用されているが、いずれＫしても明確な原因を知るこ
とは出来なかつ九。
本発明の目的は、上述したＩｃｅｓ値オーバの原因を特
別々パターンや配線層を設けることなしに。
別々パターンや配線層を設けることなしに。
、しかも高集積密度化をさはど損うととなくして明確に
知ることの出来る手段を備えた０ＭＯ８ＩＣを提供する
ことである。
知ることの出来る手段を備えた０ＭＯ８ＩＣを提供する
ことである。
本発明の特徴は、ウェル領斌及び基体の電源線への接続
方法として、ウェル及び基体゛と同一導電型で高濃度の
拡散層を複数のウェル内及び基体内に形成し、且つ複数
の前記同一導電型拡散層同志をそれぞれ金属配線層で接
続し先後、更に電源配線との接続を前記金、属配線の一
端において低抵抗の多結晶シリ；ン又は金属配線層を介
してのみ行りたＣＭＯ８ＩＣＫある。
方法として、ウェル及び基体゛と同一導電型で高濃度の
拡散層を複数のウェル内及び基体内に形成し、且つ複数
の前記同一導電型拡散層同志をそれぞれ金属配線層で接
続し先後、更に電源配線との接続を前記金、属配線の一
端において低抵抗の多結晶シリ；ン又は金属配線層を介
してのみ行りたＣＭＯ８ＩＣＫある。
以下１本発明実施例について、シリコンゲート□構造で
Ｐ型つェに１採用し、ウェル領−及び基体の電源配線へ
の接続を低抵抗の多竺晶シリηを使・た場合を一、、セ
て図面を用・て説明して・〈。尚、パターンの１回路は
二段のイ／パータ回路である。
Ｐ型つェに１採用し、ウェル領−及び基体の電源配線へ
の接続を低抵抗の多竺晶シリηを使・た場合を一、、セ
て図面を用・て説明して・〈。尚、パターンの１回路は
二段のイ／パータ回路である。
第１図は、従来から用いられているＰ製つェル領域及び
Ｎｊｌ基体の電源配線への接続を示すレイアクトパター
／で、１ｍ２図は嬉１図の等価回路を示している。第１
図及び第２図において、１０１及び１゛０′２゛は初段
イ／パータ回路のＮＣｈ゛トラ゛ンジメタ及びＰｃｈ
）ランジスタである。１０３及び１０４は２段自イ／パ
ータ回路のＮｃｈトランジスタ及びＰｅｈ ）ランジス
タである゛。ｔ’ ｔｏ ｓ及び・１０６は初段及び２
段目トランジスタのゲーｉポリシリコンでＴｏ本。１０
７゛は出力端子である。１０８及び１０９はそれぞれｐ
ｇウェル内のＰｉｌｌ高不純物の拡散層及゛びＮ型基体
内の゛Ｎｆｉ高不純物の拡散層である。・Ｎｃｈ ）ラ
ンレスタｔｏｔ 、ｔｏｓのソース電極は、Ｐ型拡散層
１０Ｂと共に： Ｖｓ−電源であるアル１＝ウム配１Ｉ
ｉＩｌｔｔｏによりて共通接続されている。又。
Ｎｊｌ基体の電源配線への接続を示すレイアクトパター
／で、１ｍ２図は嬉１図の等価回路を示している。第１
図及び第２図において、１０１及び１゛０′２゛は初段
イ／パータ回路のＮＣｈ゛トラ゛ンジメタ及びＰｃｈ
）ランジスタである。１０３及び１０４は２段自イ／パ
ータ回路のＮｃｈトランジスタ及びＰｅｈ ）ランジス
タである゛。ｔ’ ｔｏ ｓ及び・１０６は初段及び２
段目トランジスタのゲーｉポリシリコンでＴｏ本。１０
７゛は出力端子である。１０８及び１０９はそれぞれｐ
ｇウェル内のＰｉｌｌ高不純物の拡散層及゛びＮ型基体
内の゛Ｎｆｉ高不純物の拡散層である。・Ｎｃｈ ）ラ
ンレスタｔｏｔ 、ｔｏｓのソース電極は、Ｐ型拡散層
１０Ｂと共に： Ｖｓ−電源であるアル１＝ウム配１Ｉ
ｉＩｌｔｔｏによりて共通接続されている。又。
Ｐｃｈ ）ランジス月０２・、１０４の゛ソース電極は
Ｎ型拡散層１０９と共にＶｃｃ電源であるアルオニク五
配線１１ｉ 鷹よりて共通接続されている。′・尚、１
１２はＰ型ウェルを示す。ヒめような従来の構造に！れ
ば、 Ｖｃｃ配線１１Ｇ・及びＶｃｅ配線１１１が回路
電−とｐ！１ウェル及びＮ！１基体の電源を兼ねている
為に１例えばＰｆｉウェルやＰ！ｌ！ウェル丙のＮ型拡
散層及びＮ型遺体内のＰｆｉ拡散層の耐圧又はリーク電
流は回路的な電流と合成される関係で正確に知ることは
困難であった。
Ｎ型拡散層１０９と共にＶｃｃ電源であるアルオニク五
配線１１ｉ 鷹よりて共通接続されている。′・尚、１
１２はＰ型ウェルを示す。ヒめような従来の構造に！れ
ば、 Ｖｃｃ配線１１Ｇ・及びＶｃｅ配線１１１が回路
電−とｐ！１ウェル及びＮ！１基体の電源を兼ねている
為に１例えばＰｆｉウェルやＰ！ｌ！ウェル丙のＮ型拡
散層及びＮ型遺体内のＰｆｉ拡散層の耐圧又はリーク電
流は回路的な電流と合成される関係で正確に知ることは
困難であった。
そこで本Ｉ！４施例、では、Ｐｉｌｌウェへ及びＮ＠基
体の電位の採り方を回路のＶｓｓ配線及びＶｃｃ配線か
ら分離して、Ｐ型つェル同志及−一型基隼同志をそれぞ
れアルイエ、りム配線で接続し、最−一そのアルずニウ
ム配線の一端を低抵抗９ポリ／／ ＩＪコンを介して回
路のＶｓｓ配線及びＶｃｃ配線臀接続してやる（とによ
Ｌ不良解析の際にわずかな一部を棒すことにより Ｉｃ
ｅｓ規格慎オーでの原因究シＩ容易ときる〜のである。
体の電位の採り方を回路のＶｓｓ配線及びＶｃｃ配線か
ら分離して、Ｐ型つェル同志及−一型基隼同志をそれぞ
れアルイエ、りム配線で接続し、最−一そのアルずニウ
ム配線の一端を低抵抗９ポリ／／ ＩＪコンを介して回
路のＶｓｓ配線及びＶｃｃ配線臀接続してやる（とによ
Ｌ不良解析の際にわずかな一部を棒すことにより Ｉｃ
ｅｓ規格慎オーでの原因究シＩ容易ときる〜のである。
第３図（１，）は本発明の！施 。
例、又第３図（ｂ）はｊｌｌＢ Ｅ （ａ）Ｏａ ７ｍ
−での断面図を示し、更に第４図は第３図（ａ）の等価
回路を示す。
−での断面図を示し、更に第４図は第３図（ａ）の等価
回路を示す。
これらの１ＩＫｆｉＰいて、従来例である第一図、−２
図と違う所は％Ｎｃｈ ）ライＶスタのソース電！に接
続される％ｓア〜ζニウム配卿、２１０ と１、Ｐ型つ
、ルの！位を採る為のアル電工り、ム配線２１３及びｐ
ｃｈ ）ラン、ジ不夕のソース電極に接続されるＶｃｅ
アをζニラ＾配線２１１ と、ＮＷ基体の、電停を採る
為のアルミニウム配線２１４とがそれぞれ分離して形成
され、更に低抵抗１例えば５（ｌのポリシリコン２１５
及び２１６を介してＶｓｓ配線２１０及びＷｅｅ配線２
１１に接続されていることである。
図と違う所は％Ｎｃｈ ）ライＶスタのソース電！に接
続される％ｓア〜ζニウム配卿、２１０ と１、Ｐ型つ
、ルの！位を採る為のアル電工り、ム配線２１３及びｐ
ｃｈ ）ラン、ジ不夕のソース電極に接続されるＶｃｅ
アをζニラ＾配線２１１ と、ＮＷ基体の、電停を採る
為のアルミニウム配線２１４とがそれぞれ分離して形成
され、更に低抵抗１例えば５（ｌのポリシリコン２１５
及び２１６を介してＶｓｓ配線２１０及びＷｅｅ配線２
１１に接続されていることである。
尚、２１７及び２１Ｂは、 Ｉｃｅ魯規格オーツ（の原
因究明の際に使用する小バットであ）、アルンニウム配
線２１３及び２１４とそれぞれ同電位である。このよう
なパターンレイナウトの構成を゛とりておけば、Ｉｃｃ
ｓ規格値オーバで不要ペーットとなりても、前記ポリシ
リコン２１５又は２１６゛に電□流を流し溶断するとと
ＫよＪｌｌ、 ｐＨクエルやＮ＠及びＰｉｌ拡散層の耐
圧、リーク電流をそれぞれ区別して知ることができる。
因究明の際に使用する小バットであ）、アルンニウム配
線２１３及び２１４とそれぞれ同電位である。このよう
なパターンレイナウトの構成を゛とりておけば、Ｉｃｃ
ｓ規格値オーバで不要ペーットとなりても、前記ポリシ
リコン２１５又は２１６゛に電□流を流し溶断するとと
ＫよＪｌｌ、 ｐＨクエルやＮ＠及びＰｉｌ拡散層の耐
圧、リーク電流をそれぞれ区別して知ることができる。
いわゆるポリシリコン２１り、２１６は、ｐＨウェル及
び基体電竺のコンタクトの他にヒユーズ用としての役割
もも０ている。更に、 Ｐ配線と分離している為、逆、
咋、、〒不良の原因が回路的な場合でも知ることができ
る。
び基体電竺のコンタクトの他にヒユーズ用としての役割
もも０ている。更に、 Ｐ配線と分離している為、逆、
咋、、〒不良の原因が回路的な場合でも知ることができ
る。
以上述べたように１本発明によればＩｃｃｓ規格オーバ
の原因を特別なパターンや配線層を設けることなしに明
確に且つ早急に知ることがてきる。
の原因を特別なパターンや配線層を設けることなしに明
確に且つ早急に知ることがてきる。
尚１本実施例ではヒユーズ用としてのポリシリコンをｐ
Ｈウェル及びＮｍ基体へと同時に使用したが、どちらか
一方だけを採用しても本発明の目的は損われない。又、
ヒ晶−ズ用ポリシリーン以外にも、スポット露光やレー
ザー光線が使用可能ならばアルｆ＝りム配線でその１１
電源線に接続しても良い。更に本発明を特に相補型絶縁
ゲート電界効果半導体記憶回路装置の、記憶素子群内に
のみ採用するのも有効でらる。
Ｈウェル及びＮｍ基体へと同時に使用したが、どちらか
一方だけを採用しても本発明の目的は損われない。又、
ヒ晶−ズ用ポリシリーン以外にも、スポット露光やレー
ザー光線が使用可能ならばアルｆ＝りム配線でその１１
電源線に接続しても良い。更に本発明を特に相補型絶縁
ゲート電界効果半導体記憶回路装置の、記憶素子群内に
のみ採用するのも有効でらる。
第１図は従来から用いられているＰ型ウェル領域及びＮ
型基体の電源配線への接続を示す平面図、第２図は第１
図の等価回路、第３図（１）は本発明の実施例を示す平
面−１第３図（ｂ）は第３図（１）のａ −１”１”。 □。、 ｔｓ ！”ｃｒａｔｅ ｓい３．、。工。あ、
アある。 ″） なか図において、１０１〜１０４・・・・・・Ｎｃｈ及
びＰｃｈ ）ランジスタ、１０５〜１０６・・・・・・
ゲートポリシリコン、１０７・・・・・・出力端子、１
０８・・・・・・ｐＨｌ拡散層、 １０９・・・・・・
Ｎ＠拡散層、１１０・・・・・・Ｖｓｓ電源電源アニン
ニウム配線１１・・・・・・Ｖｃｃ電源アルミニウム配
線、１１２・・・・・・ｐＨウェル、２１Ｏ・・・・・
・Ｖｓｓ電源アル１＝ウム配線、２１１・・・・・・Ｗ
ｅｅ電源アルン二ウムつ線、２１３・・・・・・ｐＨウ
ェル接続用アルン二９ム配置ｌ！、 ２１４・・・・
・・Ｎ型基体接続用アルｔ＝ウム配＠、２１５〜２１６
・・・・・・ヒ１−ズ用ポリシリコン、２１７〜２１８
・・・・・・解析用小パッド。 である。 ９− 第１図 Ｔ〜 第２図
型基体の電源配線への接続を示す平面図、第２図は第１
図の等価回路、第３図（１）は本発明の実施例を示す平
面−１第３図（ｂ）は第３図（１）のａ −１”１”。 □。、 ｔｓ ！”ｃｒａｔｅ ｓい３．、。工。あ、
アある。 ″） なか図において、１０１〜１０４・・・・・・Ｎｃｈ及
びＰｃｈ ）ランジスタ、１０５〜１０６・・・・・・
ゲートポリシリコン、１０７・・・・・・出力端子、１
０８・・・・・・ｐＨｌ拡散層、 １０９・・・・・・
Ｎ＠拡散層、１１０・・・・・・Ｖｓｓ電源電源アニン
ニウム配線１１・・・・・・Ｖｃｃ電源アルミニウム配
線、１１２・・・・・・ｐＨウェル、２１Ｏ・・・・・
・Ｖｓｓ電源アル１＝ウム配線、２１１・・・・・・Ｗ
ｅｅ電源アルン二ウムつ線、２１３・・・・・・ｐＨウ
ェル接続用アルン二９ム配置ｌ！、 ２１４・・・・
・・Ｎ型基体接続用アルｔ＝ウム配＠、２１５〜２１６
・・・・・・ヒ１−ズ用ポリシリコン、２１７〜２１８
・・・・・・解析用小パッド。 である。 ９− 第１図 Ｔ〜 第２図
Claims (1)
- 【特許請求の範囲】 二導電型の半導体基体または前記半導体基体に形成され
九逆導電型のフェル領竣に゛電位を与えるためＶＣ，前
記半導体基体または前記つ巽ル領域へコノタクトを介し
て接続され九金属配線と、他の電源−纏との接続がｔａ
ｉ金−配線の一端においてのみ行なわれていることを特
徴とする相補型絶縁ゲート電界効果半導体集積回路装置
。 □
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141893A JPS5843558A (ja) | 1981-09-09 | 1981-09-09 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141893A JPS5843558A (ja) | 1981-09-09 | 1981-09-09 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843558A true JPS5843558A (ja) | 1983-03-14 |
| JPS6257260B2 JPS6257260B2 (ja) | 1987-11-30 |
Family
ID=15302611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141893A Granted JPS5843558A (ja) | 1981-09-09 | 1981-09-09 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225698A (ja) * | 1985-07-26 | 1987-02-03 | 鉄建建設株式会社 | シ−ルド掘進機 |
| JPH0340392U (ja) * | 1989-08-28 | 1991-04-18 |
-
1981
- 1981-09-09 JP JP56141893A patent/JPS5843558A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225698A (ja) * | 1985-07-26 | 1987-02-03 | 鉄建建設株式会社 | シ−ルド掘進機 |
| JPH0340392U (ja) * | 1989-08-28 | 1991-04-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257260B2 (ja) | 1987-11-30 |
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