JPS5843569A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5843569A JPS5843569A JP56141903A JP14190381A JPS5843569A JP S5843569 A JPS5843569 A JP S5843569A JP 56141903 A JP56141903 A JP 56141903A JP 14190381 A JP14190381 A JP 14190381A JP S5843569 A JPS5843569 A JP S5843569A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発町は、半導体装置の御造方法Ｉｌｒ７４！り、一に
電界効果型集一回路（ＭＯ８−ＩＣ）メモ、リーに関す
ト ゛ 半導体メモリー、特にＭ’ｏｓ．ｘｃメ゛モリー゛
の大容゛量化は目ざましいものかあシ、数年で４〜１？
６倍の容量が得られるようＫ迄なっている．このような
ＭＯ８・ＩＣメモリーの大容量化に際しては、そのベレ
ット面積の制約から， −！ＩｉｌＯＳ − ＩＣメモ
リーを構成ｊる個々のメ゛モ゛リーゼルめ面積がメモリ
ー〇容景午反比例して小さくなる。ＭＯＳ−ＩＣメモリ
ー、特にダイナミックＭＯ８メモリーでは、メモ′リー
セルの面積が小さくなる仁とは、メ峰リーセルの容量が
小さくなる．ことを意味゛し”、個々のメモリーに蓄え
られる電荷誉が小さいとと．になる。二その分だけセン
スアンプの感度を上げる等の回路の負担が大きくなυ、
ＭＯ８メモ１７ − ＩＣの回路動作範囲を狭くし九シ
、回路設計上大ｔ表障害となる。又、それに加えてα線
がメモリーセルに入射し九場合に、セルに蓄えられでい
た情報が界われる確率も大きくなり、ＭＯ８＠ＩＣメモ
リ一の信頼性上からも大きな間畔であや。 −ζの＋
うな、メモ？一の大容量化に伴，？声一のendpage:1 問題を解決する目的で一般に提唱されているメモリーセ
ル構造Ｋ％所＠Ｈｉ−Ｃ構造メモリーセ？ルがある。Ｈ
１−Ｃメモリーセルは、シリーン一化膜による容量のは
かに、一と一の接合容量を形成することによってメモリ
ーセル容ｉを大きくシ、又一層で基板中ｋ発生した小数
キャリャを再結合させるζとｋよ）“、一′線によるソ
フトエッ一の低減が可能で，ある。しかしながら，Ｈｊ
−Ｃ構造メモリーセルを作製するために、従来はｎ＋用
とｔ用に２回のイオン注入をそれぞれ異ゐフォトレジス
ト・パターンニングエ種を経て行う仁とから、クエハー
製造工程が長く、製品原価も高くなってしまうという欠
点があク九。
電界効果型集一回路（ＭＯ８−ＩＣ）メモ、リーに関す
ト ゛ 半導体メモリー、特にＭ’ｏｓ．ｘｃメ゛モリー゛
の大容゛量化は目ざましいものかあシ、数年で４〜１？
６倍の容量が得られるようＫ迄なっている．このような
ＭＯ８・ＩＣメモリーの大容量化に際しては、そのベレ
ット面積の制約から， −！ＩｉｌＯＳ − ＩＣメモ
リーを構成ｊる個々のメ゛モ゛リーゼルめ面積がメモリ
ー〇容景午反比例して小さくなる。ＭＯＳ−ＩＣメモリ
ー、特にダイナミックＭＯ８メモリーでは、メモ′リー
セルの面積が小さくなる仁とは、メ峰リーセルの容量が
小さくなる．ことを意味゛し”、個々のメモリーに蓄え
られる電荷誉が小さいとと．になる。二その分だけセン
スアンプの感度を上げる等の回路の負担が大きくなυ、
ＭＯ８メモ１７ − ＩＣの回路動作範囲を狭くし九シ
、回路設計上大ｔ表障害となる。又、それに加えてα線
がメモリーセルに入射し九場合に、セルに蓄えられでい
た情報が界われる確率も大きくなり、ＭＯ８＠ＩＣメモ
リ一の信頼性上からも大きな間畔であや。 −ζの＋
うな、メモ？一の大容量化に伴，？声一のendpage:1 問題を解決する目的で一般に提唱されているメモリーセ
ル構造Ｋ％所＠Ｈｉ−Ｃ構造メモリーセ？ルがある。Ｈ
１−Ｃメモリーセルは、シリーン一化膜による容量のは
かに、一と一の接合容量を形成することによってメモリ
ーセル容ｉを大きくシ、又一層で基板中ｋ発生した小数
キャリャを再結合させるζとｋよ）“、一′線によるソ
フトエッ一の低減が可能で，ある。しかしながら，Ｈｊ
−Ｃ構造メモリーセルを作製するために、従来はｎ＋用
とｔ用に２回のイオン注入をそれぞれ異ゐフォトレジス
ト・パターンニングエ種を経て行う仁とから、クエハー
製造工程が長く、製品原価も高くなってしまうという欠
点があク九。
本発明はｂｌｍｌ（Ｄフォドレジスト・一くターン＝ン
グ工程で自己整合でイオン注入を２回行うζとによって
、従来よシ４１回フォトレジスト・パターンニング工程
を少なくレ！：１．．．．精度よ（Ｈ１−Ｃ構造のメモ
リー竜ルを作製しようとするものである。
グ工程で自己整合でイオン注入を２回行うζとによって
、従来よシ４１回フォトレジスト・パターンニング工程
を少なくレ！：１．．．．精度よ（Ｈ１−Ｃ構造のメモ
リー竜ルを作製しようとするものである。
以下図面を用いて、従来法と比較しながら本発明を詳細
に説明する。
に説明する。
まず従来のＨ ｉ − Ｃ構造のメモリーセルの製造方
法を第１図を用いて説明する。半導体基板，例えｌｄｐ
・瀝引基板ｌ上に、ＭＯ８・ＩＣを構成する各々の能動
素子を絶縁する目的の厚い熱駿化膜２を形成した後、Ｍ
Ｏ８−ＩＣダイナミックメモリーのメモリー七ル容量を
得る為の酸化膜４を形成する。
法を第１図を用いて説明する。半導体基板，例えｌｄｐ
・瀝引基板ｌ上に、ＭＯ８・ＩＣを構成する各々の能動
素子を絶縁する目的の厚い熱駿化膜２を形成した後、Ｍ
Ｏ８−ＩＣダイナミックメモリーのメモリー七ル容量を
得る為の酸化膜４を形成する。
しがる後Ｈｉ−Ｃ構造とする為の第１回目のイオン注入
のマスクとするフォトレジストパターン３を作成し、該
フォトレジズドパターン３をｉスクとして基板ｌとは逆
の導電製を有するような不純物、例えば砒素５のイオン
注入を行う 《第１図（ａ）》。
のマスクとするフォトレジストパターン３を作成し、該
フォトレジズドパターン３をｉスクとして基板ｌとは逆
の導電製を有するような不純物、例えば砒素５のイオン
注入を行う 《第１図（ａ）》。
その後フォトレジストパターンを竺去した後、第′２回
目のイオン注入の▼ソとなるフォトレジストパターン７
を作成し、該フォトレジストパターン７をマスクとして
基板ｌと同一の導電屋を有するような不純物、ヤえばボ
ロン９のイオン注入を行う （第１図（ｂ）》。′スう
することによってメモリーセル容量が、第１回目のイオ
ン注入による一層８と、第２回目のイオン注入による一
層６とによる接合容量が容量酸化膜４による容量に付加
され九ものとなプ、セル５面積が小さくても大きな容量
を得るζとができる。しかしながら、上記．従来法に於
ては、砒素のイオン注入とボ四ンのイオン注今を！う為
の７ォトレジストエ！を２回必一とし、さらにボロン．
Ｏイオン注入領域一が砒素のイオンｆ！企領域やよシも
，大きいとメモリニセルで一ヤージ？リニク−が発生し
てし讐うの÷：ボｐ冫のイオン注入を行をフォトレジス
トパターン７と砒素のイオン注＾を行うフォトレジスト
パターン３生の間には、，パターン合せ精度を見込んだ
一計上の余裕をも九せなければならな吟という欠点があ
クた。
目のイオン注入の▼ソとなるフォトレジストパターン７
を作成し、該フォトレジストパターン７をマスクとして
基板ｌと同一の導電屋を有するような不純物、ヤえばボ
ロン９のイオン注入を行う （第１図（ｂ）》。′スう
することによってメモリーセル容量が、第１回目のイオ
ン注入による一層８と、第２回目のイオン注入による一
層６とによる接合容量が容量酸化膜４による容量に付加
され九ものとなプ、セル５面積が小さくても大きな容量
を得るζとができる。しかしながら、上記．従来法に於
ては、砒素のイオン注入とボ四ンのイオン注今を！う為
の７ォトレジストエ！を２回必一とし、さらにボロン．
Ｏイオン注入領域一が砒素のイオンｆ！企領域やよシも
，大きいとメモリニセルで一ヤージ？リニク−が発生し
てし讐うの÷：ボｐ冫のイオン注入を行をフォトレジス
トパターン７と砒素のイオン注＾を行うフォトレジスト
パターン３生の間には、，パターン合せ精度を見込んだ
一計上の余裕をも九せなければならな吟という欠点があ
クた。
本発明は、自己整合で、１回のフートレジストパターン
ニング工程を追加するだけでＨｉ−Ｃ構造のメモリー竜
ルを作製できる製造方法ｉ提供するものである。
ニング工程を追加するだけでＨｉ−Ｃ構造のメモリー竜
ルを作製できる製造方法ｉ提供するものである。
本発明の説明を第２１１を用いて行う。ｔず、ｐ渥８１
基板１上ｌｆ−；ｉｈｈｃｏ能動素手番絶縁する為の厚
い熱酸化膜２゛を形成し、その後メモリーセル容量を作
る容量酸化ｌｉＩ４ｔ−形成する。しか蔦後、Ｈ１−Ｃ
構造の一のイオン注入用フ門トレジストパターン１７を
形成−し、該７門トレジ゛ストパターンをマスクとして
イオン注入領域の小さい方のイオン注入、ζの場合ボロ
ン９、を行う （第゛２図（ａ））．イオン注入完了後
該フォトレジストパターン１７を、例えば酸素プラズマ
処理を行い、レジストパターンの周縁を除去する（第２
図《ｂ》）。との時′バター゛ンの周縁の除去と共Ｋ１
レジスド膜厚も若干減少するが、次のイオン注入に対し
て臀スク性を失う゛ことはない。一素プラズ′マ処理を
行ちとフォトレジ賃トノミターン１７ａフ＝ト′Ｌ／′
ジストパターンｌ８迄小さくなる。次に、“鋏フォトレ
レストパターン１８を▼スクとしてイオン注入領域の広
い方のＨｉ−Ｃ構造の為のイオン注入、この場合は砒素
５を行う。その後容量ボリシ１ｙコン１２の成長及びゲ
ート酸化膜１０、ゲートポリシリコン１゛３、？拡散層
１１等を形成し、最終的κ第３図に示すＨｌ−Ｃ構造の
ダイナ電ツクメモリーセル構造を得る。
基板１上ｌｆ−；ｉｈｈｃｏ能動素手番絶縁する為の厚
い熱酸化膜２゛を形成し、その後メモリーセル容量を作
る容量酸化ｌｉＩ４ｔ−形成する。しか蔦後、Ｈ１−Ｃ
構造の一のイオン注入用フ門トレジストパターン１７を
形成−し、該７門トレジ゛ストパターンをマスクとして
イオン注入領域の小さい方のイオン注入、ζの場合ボロ
ン９、を行う （第゛２図（ａ））．イオン注入完了後
該フォトレジストパターン１７を、例えば酸素プラズマ
処理を行い、レジストパターンの周縁を除去する（第２
図《ｂ》）。との時′バター゛ンの周縁の除去と共Ｋ１
レジスド膜厚も若干減少するが、次のイオン注入に対し
て臀スク性を失う゛ことはない。一素プラズ′マ処理を
行ちとフォトレジ賃トノミターン１７ａフ＝ト′Ｌ／′
ジストパターンｌ８迄小さくなる。次に、“鋏フォトレ
レストパターン１８を▼スクとしてイオン注入領域の広
い方のＨｉ−Ｃ構造の為のイオン注入、この場合は砒素
５を行う。その後容量ボリシ１ｙコン１２の成長及びゲ
ート酸化膜１０、ゲートポリシリコン１゛３、？拡散層
１１等を形成し、最終的κ第３図に示すＨｌ−Ｃ構造の
ダイナ電ツクメモリーセル構造を得る。
即ち、本発明に依れば、従来と比較して、フォトレジス
ト工程を１回少なくシ、シかも、フォトレジストパター
ンニングを１回打った後、そあフォendpage:2 トレジストパターンの周縁の除去を行うヒとによクて，
Ｈ１−Ｃ構造を得る為の２回目のイオン注入を行えるの
で、▼スク合せ精度を見込んだ設計を行う必要もない仁
とｋな９、動作範囲の広い、対ａｌｌ等の信頼性も高い
ＭＯ８・ＩＣメモリーが作製できる。
ト工程を１回少なくシ、シかも、フォトレジストパター
ンニングを１回打った後、そあフォendpage:2 トレジストパターンの周縁の除去を行うヒとによクて，
Ｈ１−Ｃ構造を得る為の２回目のイオン注入を行えるの
で、▼スク合せ精度を見込んだ設計を行う必要もない仁
とｋな９、動作範囲の広い、対ａｌｌ等の信頼性も高い
ＭＯ８・ＩＣメモリーが作製できる。
第１図（ａ）及び伽）は従来法を説明するための断面図
、鮪２図《１》〜（Ｃ）は本発明の一実施例を説明する
ための断面図、第３図は本発明により作成されたＨ１−
Ｃ構造のメ毫リー竜ルの断面図である。 ！・・・・−ｐ＠８１碁板、２・・・・・・フィールド
酸化属，３・・・・・・フォドレジストパターン（砒素
イオン注入▼スク用》、４・・・・・・容量酸化膜、５
砒素イオン、６・・・・・・一層、７・・・・・・７オ
トレ．ジストパターン（ＴＭ曹冫イオン注入マスク用》
、自・，， ・，， ，＋層、９・・・・・・ポーンイ
オン、１ Ｇ−・・・・・ゲート酸化膜、１１・・・・
・・？拡散層（例えばデジット線）、１２・・・・・・
容量ヂリシリコン、１３・・・・・・ゲートボリシリコ
ン、１４・・・・・・層間絶縁膜、１５・・・・・・Ｍ
配線、１６・・・・・・Ｍ０８−ＩＣ保膜用絶縁膜、１
７・・・・・・７＃トレジストパターン（〆ｐンイオン
注入ｉスク用》、１８・・・・・・１７の７オトレジス
トパターンの周縁を除去したフォトレジストパターン． 代理人 弁埋士 内 原 晋 endpage:3
、鮪２図《１》〜（Ｃ）は本発明の一実施例を説明する
ための断面図、第３図は本発明により作成されたＨ１−
Ｃ構造のメ毫リー竜ルの断面図である。 ！・・・・−ｐ＠８１碁板、２・・・・・・フィールド
酸化属，３・・・・・・フォドレジストパターン（砒素
イオン注入▼スク用》、４・・・・・・容量酸化膜、５
砒素イオン、６・・・・・・一層、７・・・・・・７オ
トレ．ジストパターン（ＴＭ曹冫イオン注入マスク用》
、自・，， ・，， ，＋層、９・・・・・・ポーンイ
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・・？拡散層（例えばデジット線）、１２・・・・・・
容量ヂリシリコン、１３・・・・・・ゲートボリシリコ
ン、１４・・・・・・層間絶縁膜、１５・・・・・・Ｍ
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７・・・・・・７＃トレジストパターン（〆ｐンイオン
注入ｉスク用》、１８・・・・・・１７の７オトレジス
トパターンの周縁を除去したフォトレジストパターン． 代理人 弁埋士 内 原 晋 endpage:3
Claims (1)
- （１） フォ２トレ−ｘ１ストパターン．をマスクと
し，て、第１の導電型を！ナる不純一：を牛導体基板に
イ，オ１ンー注入する工糧と．、４前岬フォトレジス２
トパターンの周、縁を除去した後．の該フォトレジスト
パターンをマ、スクとして第２の導電朦を有する不純物
のイオン注入を行う、工＠１を含む一とを特，黴とする
一一警装置の製造方法。 ５
（２）前叩フすトレジストパターンの一縁，．？除μを
．一素プラズマを用いて行うζとを特徴とする、特許請
求の，範８ｊｌＩｌ項，に記載、や、牛７．導体装置？
岬、造，方法。、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141903A JPS5843569A (ja) | 1981-09-09 | 1981-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141903A JPS5843569A (ja) | 1981-09-09 | 1981-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843569A true JPS5843569A (ja) | 1983-03-14 |
Family
ID=15302837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141903A Pending JPS5843569A (ja) | 1981-09-09 | 1981-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141757A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621361A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of dynamic memory cell |
-
1981
- 1981-09-09 JP JP56141903A patent/JPS5843569A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621361A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of dynamic memory cell |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141757A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
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