JPS5843775B2 - プロセツサバツクアツプシステム - Google Patents

Description

【発明の詳細な説明】 本発明は、プロセッサバックアップシステムに関するも
のであって、特に多重化バックアンプを前提に設計され
ていないプロセッサであってモ容易に多重化してシステ
ムの高信頼化を実現できるバックアップシステムを提供
するものであり、同一システム構成でいわゆるデュアル
（ｄｕａｌ）モードとデュプレックス（ｄｕｐｌｅｘ
）モードとのそれぞれの長所を必要に応じて生かすよう
にしたものである。

ＤＤＣ（ｄｉ ｒｅｃｔ ｄｉｇｉ ｔａｌ ｃｏｎｔ
ｒｏｌ ）やＳＰＣ（ｓｅｔ ｐｏｉｎｔ ｃｏｎｔｒ
ｏｌ ）等）プロセス制御用計算機では、高信頼性が要
求される。

このために、システムの集中部分（共通部分）である中
央処理装置（ＣＰＵ：以下プロセッサという）を２重化
することによって信頼性を高めることが行なわれている
。

ところで、このプロセッサの２重化には、一般にデュア
ルモードとデュプレックスモードの２つの方法が行なわ
れている。

デュアルモードは、２台のプロセッサが同時に全く同じ
処理を実行し、主系統がダウンした時には直ちに副系統
に切り替わってバックアンプを実なうものである。

副系統はバックアップのためだけに使用され、主系統が
正常動作を行なっている時であっても他の処理を実行さ
せることはない。

しかし、異常の検出、切替、メモリ内容の保存等、バン
クアップ機能はほぼ完全であるという長所を有している
。

一方、デュプレックスモードは、主副両系統が正常な時
は、主系統はＤＤＣ等のフォアグラウンド処理を実行し
、副系統は別のバックグラウンド処理を実行する。

そして、主系統のタウンが検出されると副系統はバック
グラウンド処理を中断して主系統のフォアグラウンド処
理を代行する形態になる。

したかつて、デュアルモードのようなバツクアップの完
全性は期待できないが、切替時において実行中のプログ
ラムのミクロなレベルでの不連続性かあっても、マクロ
なレベルでの処理の連続性（バックアンプ）かあればよ
いようなアプリケーションでは、主副両系統のプロセッ
サの機能か有効に利用できるという利点がある。

本発明は、このようなデュアルモードとデュプレックス
モードを有機的に組み合わせて、両者の長所を生かすよ
うにしたものであり、特に多重化バックアップを前提と
しないで設計されたプロセッサを用い、バンクアンプの
必要な特定のタスクに対してはシステムをデュアルモー
ドで動作させてバックアップ処理を行ない、バンクアッ
プの必要のないタスクに対しては各プロセッサがそれぞ
れバックアンプを受けることなく別々の処理を実行でき
るようにして、各プロセッサの機能を有効に活用できる
ようにしたものである。

第１図は、本発明の一実施例を示す構成説明図であって
、１，２はプロセッサ、３，４は主記憶ユニツ１−１５
．６はインクフェイスバス、７はバックアップユニット
、８はバス切替回路、９はインクフェイスバス、ｉｏ、
ｉｉは入出力機器であるＯ プロセッサ１および主記憶ユニット３はインタフェイス
バス５によって結合されて第１のプロセッサ系Ａを構成
し、プロセッサ２および主記憶ユニット４はインタフェ
イスバス６によって結合されて第２のプロセッサ系Ｂを
構成している。

なお、インクフェイスバス５，６は非同期確認方式で駆
動されるものであって、メモリバスや入出力バス等を含
むものである。

これらインタフェイスバス５．６には、プロセッサ１，
２や主記憶ユニット３．４の外、各プロセッサ系Ａ、Ｂ
に固有の入出力機器が必要に応じて結合されるが図示し
ない。

インクフェイスバス９も非同期確認方式で駆動されるも
のであって、入出力機器１０．１１が結合されて入出力
機器系Ｃを構成している。

バックアップ制御ユニット１は、各プロセッサ１．２に
共通に割込をかけて同期化する機能、同期化状態におい
て各プロセッサ１，２が共通に入出力機器系Ｃの所定の
入出力機器１０あるいは１１にアクセスするのにあたっ
てプロセッサ系Ａ。

Ｂの各インタフェイスバス５，６に伝送される信号を照
合してその結果に応じて各プロセッサ１゜２のアクセス
を制御する機能、同期化状態において入出力機器系Ｃの
所定の入出力機器１０あるいは１１にアクセスするプロ
セッサ１あるいは３を指定する機能等を含むものであり
、ブロセッ→Ｊ−系Ａ、Ｂの各インタフェイスバス５，
６に共通に接続されている。

すなわち、バックアップ制御ユニット１は、同期割込回
路７１、バス照合回路γ２、制御状態レジスタ７３等で
構成されている。

同期割込回路γ１は、プロセッサ系Ａ、Ｈの各プロセッ
サ１，２に共通に割込をかけ、両プロセッサ１゜２を同
期化する機能を有している。

一般に、プロセッサに対する割込要求が受理されると、
プロセッサから割込要因探索のためのポーリング゛信号
が送出されるが、この同期割込回路１１は、Ａ、Ｂ両系
統から正しくポーリングされた時のみポーリングを制御
しているインクフェイス信号を返すように構成されてい
る。

また、両系統から正しくポーリングされた時点で、同期
モードフリツブフロンプ（図示せず）の出力信号を”１
”にセットすることもできる。

バス照合回路１２は、同期化状態において、両系統Ａ、
Ｂのプロセッサ１，３が入出力機器系Ｃの共通の入出力
機器１０あるいは１１にアクセスする時、そのアクセス
時のインクフェイス信号の有意のタイミングにおける両
系統Ａ、Ｂのインタフェイスバス５，６上のＭ粗信号の
一致を調べ、両者か一致している時のみ各バス５．６に
対して応答信号を返すと同時に、所定の入出力機器１０
あるいは１１へのアクセス実行を制御するものである。

なお、情報信号が一致しない時にはバス５，６に応答信
号を返さないので、各プロセッサ１，３は所定時間経過
後そのアクセスを打ち切り、非応答割込を生じて自己診
断を行なうことになる。

同期化状態では、両系統Ａ、Ｂのプロセッサ１，２は同
じプログラムを実行するが、それぞれ独立のプロセッサ
であるために各原振クロックの発振周波数か異なること
によってその実行速度にも微かではあるが差か生じる。

しかし、本発明では、インタフェイスバス５，６が非同
期確認方式であることを利用して、前述のように、微か
に実行速度の異なるプロセッサ１，３間のプログラム（
命令実行レベル）の同期化を図っている。

制御状態レジスタ１３は、入出力機器系Ｃの入出力機器
１０あるいは１１に対して、どのプロセッサがアクセス
（制御）権を有するかを指定するレジスタである。

このレジスタγ３の状態信号によってバス切替回路８が
制御される。

なお、同期化状態における各プロセッサ１，２の入出力
機器アクセスにおいて不一致を生じた場合の不一致情報
もこのレジスタに登録される。

このレジスタγ３の内容は、各プロセッサ１，２から独
立に読むことができる。

また、入出力機器に対する制御権は通電時に所定のプロ
セッサ１あるいは２に初期化されていて、たとえばプロ
セッサ１が制御権を有している時にプロセッサ１がダウ
ンすればダウン検出信号によって制御権は自動的にプロ
セッサ３に移行する。

さらに、手動のメインテナンススイッチを付加して、強
制的に所定のプロセッサ１あるいは２に制御権を設定す
ることもできる。

バス切替回路８は、バックアップ制御ユニット１の制御
権指定信号に応じて入出力機器系Ｃのインタフェイスバ
ス９に所定のプロセッサ系ＡあるいはＢのインタフェイ
スバス５あるいは６を選択的に接続する機能を有するも
のであり、本実施例では論理回路素子で構成した例を示
している。

これにより、制御権を有するプロセッサ１あるいは２か
ら所定の入出力機器１０あるいは１１がアクセスされる
ことになる。

第２図は、このように構成されたシステムの動作概念説
明図である。

各プロセッサ系Ａ、Ｂのプロセッサ１．２は、通常は全
く独立に異なるタスクＴＡ＝ＴＢを実行していてよい。

同期割込が発生して同期モードＳになると、プロセッサ
１，２は同期割込により同期化され、共通の特定タスク
Ｔ８を実行することになる。

この同期モードＳにおいて、共通の入出力機器１０ある
いは１１がアクセスされるが、各プロセッサ１，２から
のアクセスはバス照合回路γ２によりアドレス情報、デ
ータ情報ともに比較照合されて両者が一致している時の
み所定の入出力機器１０あるいは１１へのアクセスが実
行されるので、プロセッサ１および２によるいわゆるデ
ュアルモードによるバックアンプ処理が行なわれること
になる。

この同期モードＳは、特定タスクＴｓの最後に解除され
る。

タスクＴｓの処理が終了し同期モードが解除されると、
各プロセッサ１゜２は再びそれぞれ独自のタスクＴＡ、
ＴＢの処理を行なう。

ここで、一般に、ＤＤＣプログラム等は、１秒クロック
割込等で周期的に起動されるので、同期割込とクロック
とを兼用することができる。

第３図は、第２図における同期モードＳでのインクフェ
イス動作の詳細説明図である。

Ｓｌ：全く独立した別個の処理を実行中のプロセッサ１
，２に対して、同時に同期割込要求信号ＰＲＥＱが同期
割込回路７１から送出される０８２Ａ、８２Ｂ：プロセ
ッサ１，２は、それぞれの信号ＰＲＥＱを受信すると、
割込要因をポーリングする制御信号ＰＤＡＣＫをそれぞ
れ同期割込回路１１に送出する。

プロセッサ１，２は異なる処理を実行しているので、同
期割込回路１１に到達するプロセッサ１，２からの制御
信号ＰＤＡＣＫには時間基が生じることになる。

Ｓ３：同期割込回路１１は、プロセッサ１，２からの制
御信号ＰＤＡＣＫをそれぞれ受は増ると、初めてそれに
対する応答信号ＰＤＡＴＩをプロセッサ１，２に対して
同時に送出し、プロセッサ１゜２はそれぞれ同期割込に
対するポーリング動作をほぼ同時に完了して同期モード
に入る。

この時点で、同期モードフリップフロップの出力が１”
にセットされる。

同期モードでは、プロセッサ１゜２は同一のプログラム
を実行するように予めプログラミングしておく。

すなわち、同期割込で起動されるプログラム及びそのプ
ログラムが使用するデータ（メモリ内容）を等しくして
おくことにより実現することができる。

なお、Ｓｌの同期割込要求に対してプロセッサ１，２か
ら制御信号ＰＤＡＣＫが送出されなければ割込要求側か
らの応答信号ＰＤＡＴＩか送出されないので、所定時間
経過後に制御信号ＰＤＡＣＫを送出したプロセッサには
ポーリングに対する非応答割込が発生し、ポーリングシ
ーケンスは中断される。

Ｓ４Ａ、８４Ｂ：プロセッサ１，２が同期モードに入っ
て同一のプログラムが実行され、共通入出力機器１０あ
るいは１１に対するアクセス命令が実行されると、イン
タフェイスバス５，６上には共通入出力機器１０あるい
は１１に対するアクセスシーケンスが発生する。

すなわち、所定の入出力機器１０あるいは１１に対する
アドレス情報がインタフェイスバス５，６に送出され、
そのタイミングを知らせるインクフェイス制御信号５Ｅ
ＬＯがプロセッサ１，２から送出される。

同期割込によりプロセッサ１，２は同期運転に入っては
いるが、それぞれのマシンサイクルは完全には同じでな
いのでＳ４Ａ、８４Ｂの制御信号５ＥＬＯのタイミング
には多少差が生じている。

Ｂ５：バス照合回路γ２は、制御信号５ＥＬＯによって
与えられたアドレス情報が共通入出力機器に対するもの
であることを知ると、プロセッサ１．２からの制御信号
５ＥＬＯが到達することを確認し、かつその時バス５，
６上に存在するアドレス情報が一致しているか否かを照
合して全て一致している場合のみプロセッサ１，２に制
御信号５ＥＬＯに対する応答信号Ｒ８Ｐを送出する。

Ｓ６Ａ、８６Ｂ：プロセッサ１，２は、応答信号Ｒ８Ｐ
を受は取ると、入出力機器１０あるいは１１に対する書
込データをバス５，６に送出し、その旨を知らせるイン
タフェイス制御信号ＤＡＴ Ｏを送出する。

なお、このＳ６Ａ 、８６Ｂの制御信−号ＤＡＴＯのタ
イミングにもそれぞれのマシンサイクルに起因する多少
の差を生じることがある。

Ｓｌ：バス照合回路γ２は、プロセッサ１，２からの制
御信号ＤＡＴＯを受信し、かつそのタイミングにおける
バス５，６上のデータ情報が一致している場合にのみ共
通入出力機器１０あるいは１１に対する書込動作を実行
（バス９上のインクフェイスに変換）シ、実行が完了す
るとプロセッサ１，２に対して信号ＤＡＴ１を送出する
。

プロセッサ１，２は、信号ＤＡＴ１を受は摩ると、制御
信号５ＥＬＯの送出に始まったそれぞれの入出力機器ア
クセスシーケンスを終了する。

なお、上記８１〜Ｓ１において、共通入出力機器１０あ
るいは１１に対する書込シーケンスの例について説明し
たが、読出シーケンスについても同様にインクフェイス
シーケンスの同期化、アドレス情報およびデータ情報の
照合等が行なわれる。

Ｓ８Ａ、５８Ｂ−８ｌ １ ：Ｓ４Ａ、８４Ｂ−８γと
全く同じ方法で同期モードフリップフロップに対するア
クセスシーケンスが実行され、同期モードが解除される
。

ところで、上記実施例では、同期モード状態において、
同期モードフリップフロップの出力信号を′１”にセッ
トする例について説明している。

このようにすることによって、入出力機器系Ｃの入出力
機器１０．１１が、プロセッサ系ＡあるいはＢのみによ
って単独アクセスされる場合とプロセッサ系ＡおよびＢ
によってバックアップアクセスされる場合とを識別する
ことができる。

なお、入出力機器１０．１１が常にプロセッサ系Ａおよ
びＢによってバックアップアクセスされる場合には、必
ずしも同期モードフリップフロップの出力信号を１”に
セットしなくてもよい。

また、上記実施例では、Ａ、Ｂ２つのプロセッサ系で２
重化バックアップを図る例について説明したか、たとえ
ば３つのプロセッサ系を用いて少なくとも２つの系の信
号が一致した場合にアクセスを実行するように構成して
多重化バックアップシステムを実現することもできる。

これらから明らかなように、本発明によれは、峙に多重
化バックアップを前提に設計されていないプロセッサで
あっても、容易に多重化バックアップが実現でき、シス
テムの高信頼化が図れる。

また、いわゆるデュアルモードとデュプレックスモード
とを同一システムで実現でき、必要に応じてそれぞれの
長所を生かすことかできる。

特に、デュアルモードでは、共通入出力機器に対するア
クセスの正当性かインタフエイスバスレベルテ照合チェ
ックされることになるので、異常（不一致）の検出が早
くなり、入出力機器アクセスに対する信頼性が高くなる
。

また、デュプレックスモードの場合、各プロセッサは全
く独自の処理を実行でき、自己診断はもちろんのこと相
互に相手を診断するプログラムを走行させることもでき
るので、多重化に必要な診断機能を向上させることがで
きる。

さらに、本発明では、クロック割込を兼用する同期割込
回路がシステムの共通部となるが、同期割込に周期性を
持たせておくことにより各プロセッサによる同期割込回
路のチェックも可能であり、共通部の故障に対してもあ
る程度の診断機能を持たせることができるという効果も
得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成説明図、第２図は
第１図のシステムの動作概念説明図、第３図は第２図に
おける同期モードＳでのインクフェイス動作の詳細説明
図である。 １．２・・・プロセッサ、３，４・・・主記憶ユニット
、５．６・・・インタフェイスバス、γ・・・バックア
ンプユニット、γ１・・・同期割込回路、γ２・・・バ
ス照合回路、γ３・・・制御状態レジスタ、８・・・バ
ス切替回路、９・・・インタフェイスバス、１０．１１
・・・入出力機器、Ａ、Ｂ・・・プロセッサ系、Ｃ・・
・入出力機器系。

Claims (1)

【特許請求の範囲】
1. １ プロセッサを含む所定の構成機器が非同期確認方式
   のインタフェイスバスによって結合された複数組のプロ
   セッサ系と、所定の入出力機器が非同期確認方式のイン
   タフェイスバスによって？合された入出力機器系と、各
   プロセッサに共通に割込をかけて同期化する機能、同期
   化状態において各プロセッサが共通に入出力機器系の所
   定の入出力機器にアクセスするのにあたってプロセッサ
   系の各インタフェイスバスに伝送される情報信号を照合
   しその結果に応じて各プロセッサのアクセスを制御する
   機能および同期化状態において入出力機器系の所定の入
   出力機器にアクセスするプロセッサを指定する機能を含
   みプロセッサ系の各インタフェイスバスに共通に接続さ
   れるバックアップ制御ユニットと、このバックアンプ制
   御ユニットの指定に応じて入出力機器系のインタフェイ
   スバスに所定のプロセッサ系のインタフェイスバスを選
   択的に接続するバス切替回路とからなり、バンクアップ
   の必要な特定のタスクに対しては前記同期割込によるバ
   ックアップ処理を行ない、バックアップの必要のないタ
   スクに対しては各プロセッサがそれぞれバックアップを
   受けることなく独立に処理するようにしたことを特徴と
   するプロセッサバックアップシステム。