JPS584461B2 - Ｍｉｓ型半導体装置の製造法 - Google Patents

Description

【発明の詳細な説明】 本発明はＭＩＳ型半導体装置の製造法に関し、主として
ＲＯＭ（読み出し専用メモリー）のピツト・パターン書
き込み工程を有するシリコンゲートＭＩＳ型ＲＯＭの製
造法を対象とする。

本発明にかかるシリコンゲートＭＩＳ型ＲＯＭは、シリ
コン基板に形成した基板と導電型の異なる導電型の拡散
層をＧＮＤ（接地）ラインとし、基板上の多結晶シリコ
ン層を入力ラインとし、さらにその上で交差するアルミ
ニウム層を出力ラインとして、これらラインの一部交差
部にシリコンゲートＭＩＳ素子を設け、その素子の位置
を選ぶことによって情報の書きこみを行うものである。

すなわち、本発明の製造工程を第１図（ａ，ｂ・・・・
・・はシリコンゲートＭＩＳ素子が形成される部分の出
力ライン方向断面、ａ′，ｂ′・・・・・・はシリコン
ゲートＭＩＳ素子が形成されない部分の出力ライン方向
断面）を参照し説明する。

（ａ）シリコン基板１に厚い熱酸化膜２を形成、（ｂ）
ＧＮＤラインおよび出力部へ接続されるドレインとなる
部分の上の熱酸化膜を除去、（ｃ）薄いゲート酸化膜３
を形成、（ｄ）多結晶シリコン層４を全面に形成、（ｅ
）選択エッチングによりゲート４ａ及び入カライン４ｂ
形成、同時にＧＮＤライン形成用の窓明け、（ｆ）ＧＮ
Ｄラインおよびドレインとなる拡散層５，６の形成、（
ｇ）全面に酸化膜７を形成し、拡散層表面の酸化膜の窓
明けを行い、その後全面にアルミニウム８を蒸着し、選
択エッチングにより出力ライン形成、（ｈ）全面にモノ
シランの分解によるシリコン酸化膜９を形成することか
ら成り、ＲＯＭのパターンの書き込みは（ｂ）工程で熱
酸化膜を部分的に除去するときのマスクを変更すること
により例えば１ａの部分に出力部をつくらないようにし
て行なうものである。

第２図は上記の工程により製造されたＲＯＭを等価的に
あらわすものである。

第３図は上記第２図に示されたＲＯＭの平面図を示し、
Ａ−Ａ断面は第１図ａ〜ｈに示される断面部分でありＢ
−Ｂ断面は第１図ａ′〜ｈ′に示される断面部分である
。

以上のような本発明の方法によればドレイン部分の酸化
膜をソース部分の酸化膜と同時に除去するか否かによっ
て情報を書き込むことができるからセルファライメント
方式によるシリコンゲートＭＩＳ素子の製法をそのまま
利用して書き込みを行なうことができる。

本発明はシリコンゲートＭＩＳ型以外に、モリブデンゲ
ートＭＩＳ型のごとくセルファラインメント形式による
他のＭＩＳ型半導体装置において情報の書きこみを行う
場合にも同様に適用できる。

【図面の簡単な説明】

第１図は本発明のＲＯＭ製造法による製造工程図でａな
いしｈはシリコンゲートＭＩＳ素子が形成される部分の
出力ラインにそった断面図、ａ′ないしｈ′はシリコン
ゲートＭＩＳ素子が形成されない部分の出力ラインにそ
った断面図であり、第２図は第１図の方法により製造さ
れたＲＯＭの等価回路図である。 第３図は第２図に示されたＲＯＭの平面図である。 １・・・シリコン基板、２・・・熱酸化膜、３・・・ゲ
ート酸化膜、４・・・多結晶シリコン層（入力ライン）
、５，６・・・拡散層、７・・・ＣＶＤ酸化膜、８・・
・アルミニウム配線（出力ライン）、９・・・酸化膜、
１０・・・コンタクト穴。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型の半導体基体上に絶縁膜を介して入カラ
   インとされるゲート電極用導体層が延長され、共通ライ
   ンとされる第２導電型の共通半導体層および上記半導体
   層に隣接して必要に応じて設けられ出力ラインとされる
   出力導体層に接続される複数個の出力半導体層が上記ゲ
   ート電極用導体層にそってセルファラインされて設けら
   れ、上記ゲート電極用導体層と交差して上記半導体基体
   上に上記出力ラインとされる出力導体層が延長されて成
   り、上記両半導体層を形成するときに上記出力半導体層
   を形成するか否かによって情報の書き込みを行なうこと
   を特徴とするＭＩＳ型半導体装置の製造方法。