JPS5847599Y2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5847599Y2 JPS5847599Y2 JP1978085330U JP8533078U JPS5847599Y2 JP S5847599 Y2 JPS5847599 Y2 JP S5847599Y2 JP 1978085330 U JP1978085330 U JP 1978085330U JP 8533078 U JP8533078 U JP 8533078U JP S5847599 Y2 JPS5847599 Y2 JP S5847599Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- switch
- semiconductor memory
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】
本考案は揮発性半導体メモリ０記憶データを確実に保持
することができる半導体記憶装置に関する。
することができる半導体記憶装置に関する。
従来揮発性半導体メモＩＪ Ｏ）記憶データを保持する
場合、たとえば常用電源および非常電源をそれぞれ逆流
防止ダイオードを介して並列に電源ラインに接続し、常
用電源０停電時にも非常用電源から給電し記憶データの
保持を行なうようにしている。
場合、たとえば常用電源および非常電源をそれぞれ逆流
防止ダイオードを介して並列に電源ラインに接続し、常
用電源０停電時にも非常用電源から給電し記憶データの
保持を行なうようにしている。
しかしながらこのようなものでは半導体メモリの動作時
の電源電圧を、逆流防止ダイオードにおける電圧降下分
をみこして高めにする必要があり別電源を設ける必要が
ある。
の電源電圧を、逆流防止ダイオードにおける電圧降下分
をみこして高めにする必要があり別電源を設ける必要が
ある。
また常用電源あるいは非常用電源Ｑつオフ時Φトランジ
ェント電圧が半導体メモリの書込信号に混入して記憶デ
ータを変化させることがある。
ェント電圧が半導体メモリの書込信号に混入して記憶デ
ータを変化させることがある。
さらにこのような半導体メモリΦカードの母線からの抜
差、外部における保管中等に外来信号によって記憶デー
タが変化することがあり信頼性に乏しい。
差、外部における保管中等に外来信号によって記憶デー
タが変化することがあり信頼性に乏しい。
本考案は上記の事情に鑑みてなされたもので簡単な構成
で半導体メモリの記憶データを確実に保持することがで
きる半導体記憶装置を提供することを目的とするもので
ある。
で半導体メモリの記憶データを確実に保持することがで
きる半導体記憶装置を提供することを目的とするもので
ある。
以下本考案り一実施例を第１図に示すブロック図を参照
して詳細に説明する。
して詳細に説明する。
図中１は第１の電圧検出回路で電源端子２．３間の電圧
ｖＣＣが所定電圧Ｅ１ よりも低くなると第１のスイッ
チ４を開く。
ｖＣＣが所定電圧Ｅ１ よりも低くなると第１のスイッ
チ４を開く。
そして５は第２の電圧検出回路で電源電圧■ＣＣが所定
電圧Ｅ２よりも低くなると第２０）スイッチ６を゛開く
。
電圧Ｅ２よりも低くなると第２０）スイッチ６を゛開く
。
そして７は半導体メモリで図示しないアドレスラインを
介してアクセスされたアドレスにデータを記憶し、ある
いは記憶されたデータを読出すことができるようにして
いる。
介してアクセスされたアドレスにデータを記憶し、ある
いは記憶されたデータを読出すことができるようにして
いる。
そしてこの半導体メモリ７の電源供給端子？ａ、７ｂは
第１のスイッチ４を介して電源端子２，３間に接続して
いる。
第１のスイッチ４を介して電源端子２，３間に接続して
いる。
さらに上記半導体メモリ７０）電源供給端子７ａ 、７
ｂにバッテリ等の電圧ＶｓＯ）非常用電源８を逆流防止
ダイオード９を介して接続している。
ｂにバッテリ等の電圧ＶｓＯ）非常用電源８を逆流防止
ダイオード９を介して接続している。
一方上記第２のスィッチ６直列に２端子電圧電流特性が
Ｋｎｅｅ電圧特性を示す素子１０を介挿して電源端子２
，３間に接続し、上記スイッチ６と素子１０との接続点
を半導体メモリのチップイネプル端子８ｃにゲート１１
を介して接続している。
Ｋｎｅｅ電圧特性を示す素子１０を介挿して電源端子２
，３間に接続し、上記スイッチ６と素子１０との接続点
を半導体メモリのチップイネプル端子８ｃにゲート１１
を介して接続している。
なお電源電圧ＶＣＣに対して第１．第２の電圧検出回路
１，５０）動作電圧Ｅ１＋Ｅ２は次の式を満足するよう
に設定する。
１，５０）動作電圧Ｅ１＋Ｅ２は次の式を満足するよう
に設定する。
Ｖｃｃ）Ｅ２ ＞Ｅｌ
このような構成であれば図示しない常用電源から電源端
子２，３に電源電圧ｖＣＣが印加されている状態では第
１．第２の電圧検出回路１，５によって第１．第２（７
，１スイッチ４，６はそれぞれオンする。
子２，３に電源電圧ｖＣＣが印加されている状態では第
１．第２の電圧検出回路１，５によって第１．第２（７
，１スイッチ４，６はそれぞれオンする。
したがって、半導体メモリ７は第１のスイッチ４を介し
て電源端子２，３から電流を与えられる。
て電源端子２，３から電流を与えられる。
また、非常用電源８の電圧Ｖｓを上記常用電源電圧ＶＣ
Ｃに比して低く設定することによってダイオード９は逆
バイアスとなってオフする。
Ｃに比して低く設定することによってダイオード９は逆
バイアスとなってオフする。
そして、第２のスイッチ６がオンすることによってチッ
プイネーブル端子８ｃの電圧を略■ｃｃまで弓き上げて
半導体メモリ７をイネーブル状態とする。
プイネーブル端子８ｃの電圧を略■ｃｃまで弓き上げて
半導体メモリ７をイネーブル状態とする。
この場合、Ｋｎｅｅ％性の素子１０は第２図に示す特性
図中Ｐ点すなわち平担な動作点上にある。
図中Ｐ点すなわち平担な動作点上にある。
次に常用電源電圧が断たれる。
と第３図ａに示すように電圧ｖＣＣはＯまで低下する。
この場合電圧がＥ２ まで低下すると第２のスイッチ６
がオフして素子１０は第２図の特性図において動作点は
Ｑへ移りそれによって第３図すに示すようにチップイネ
ーブル端子８ｃを共通電位とする。
がオフして素子１０は第２図の特性図において動作点は
Ｑへ移りそれによって第３図すに示すようにチップイネ
ーブル端子８ｃを共通電位とする。
すなわちこのような半導体メモリではチップイネーブル
端子の電位を非イネーブル状態まで低下させることによ
り、カードの母線からの抜差、保管中の外来信号による
誘導あるいは常用電源から非常電源への切換え時等にも
安定に記憶内容を保持することができる。
端子の電位を非イネーブル状態まで低下させることによ
り、カードの母線からの抜差、保管中の外来信号による
誘導あるいは常用電源から非常電源への切換え時等にも
安定に記憶内容を保持することができる。
一方策２図に示すようにニー特性の素子１０は電源電圧
Ｖｃｃがある程度、低下するとそれにつれて急激に電流
も低下する。
Ｖｃｃがある程度、低下するとそれにつれて急激に電流
も低下する。
そして第２図図示Ｑ点では素子１０のＩＩ／ＪＥ１すな
わち印加電圧に対する電流変化は極めて太きい。
わち印加電圧に対する電流変化は極めて太きい。
したがってこの状態では素子１０の動抵抗は小さくチッ
プイネーブル端子８ｃを微小な抵抗値を介して共通電位
に接続することになる。
プイネーブル端子８ｃを微小な抵抗値を介して共通電位
に接続することになる。
したがって、チップイネーブル端子８ｃを確実に非イネ
ーブル状態に保持でき、それによって記憶データを確実
に保護することができる。
ーブル状態に保持でき、それによって記憶データを確実
に保護することができる。
さらに上記電圧がＥｌ まで低下するとそれによって第
１のスイッチ４がオフし、ダイオード９がオンして第３
図Ｃに示すように半導体メモリ７に非常用電源８から電
圧Ｖｓが供給される。
１のスイッチ４がオフし、ダイオード９がオンして第３
図Ｃに示すように半導体メモリ７に非常用電源８から電
圧Ｖｓが供給される。
この状態では記憶データは保持されるがデータの書込、
読出しはできないことは勿論である。
読出しはできないことは勿論である。
そして常用電源が再び供給されると先ず第」のスイッチ
４がオンし、続いて第２のスイッチがオンしてチップイ
ネーブル状態となる。
４がオンし、続いて第２のスイッチがオンしてチップイ
ネーブル状態となる。
したがって、定常状態では半導体メモリ７に対する供給
電圧が低下することなく、常用電源のオフ時にも確実に
記憶データを保持することができる。
電圧が低下することなく、常用電源のオフ時にも確実に
記憶データを保持することができる。
さらに非常電源８によるデータの保持状態ではチップイ
ネーブル端子をＫｎｅｅ特性の低抵抗によって共通電位
とすることができ雑音等によって記憶データが変化する
虞もない。
ネーブル端子をＫｎｅｅ特性の低抵抗によって共通電位
とすることができ雑音等によって記憶データが変化する
虞もない。
また上記Ｋｎｅｅ特性の素子を用いることによって、低
抵抗に大電流を流してチップイネーブル端子８ｃの電圧
を引き上げる場合に比して著るしく低消費電力となる。
抵抗に大電流を流してチップイネーブル端子８ｃの電圧
を引き上げる場合に比して著るしく低消費電力となる。
たとえば２１の抵抗に２５０ ｍＡの電流を流して５ｖ
の端子間電圧を得るのに比して上記素子１０として電界
効果トランジスタを用いると数ｍＡの電流を消費するに
すぎない。
の端子間電圧を得るのに比して上記素子１０として電界
効果トランジスタを用いると数ｍＡの電流を消費するに
すぎない。
以上詳述したように本考案によれば構成が簡単で低消費
電力によって記憶データを確実に保持することができる
半導体記憶装置を提供できるう
電力によって記憶データを確実に保持することができる
半導体記憶装置を提供できるう
第１図は本考案の一実施例を示すブロック図、第２図は
Ｋｎｅｅ特性素子の特性図、第３図は上記実施例の動作
を示すグラフである。 １・・・・・・第１の電圧検出回路、２，３・・・・・
・常用電源端子、４・・・・・・第１のスイッチ、５・
・・・・・第２の電圧検出回路、６・・・・・・第２の
スイッチ、７・・・・・・半導体メモリ、８・・・・・
・非常用電源、９・・・・・・逆流防止ダイオード。
Ｋｎｅｅ特性素子の特性図、第３図は上記実施例の動作
を示すグラフである。 １・・・・・・第１の電圧検出回路、２，３・・・・・
・常用電源端子、４・・・・・・第１のスイッチ、５・
・・・・・第２の電圧検出回路、６・・・・・・第２の
スイッチ、７・・・・・・半導体メモリ、８・・・・・
・非常用電源、９・・・・・・逆流防止ダイオード。
Claims (1)
- 常用電源から第１のスイッチを介して動作電圧を与えら
れる半導体メモリと、この半導体メモリに逆流防止ダイ
オードを介して動作電圧を与える上記常用電源に比して
低電圧の非常用電源と、上記常用電源電圧の低下に応動
して上記第１のスイッチをオフする第１０）電圧検出回
路と、上記常用電源と上記半導体メモＩＪ □）チップ
イネーブル端子との間に介挿した第２のスイッチと、こ
のチップイネーブル端子と共通電位との間に介挿したニ
ー特性の素子と、上記常用電源電圧０低下に応動して第
１の電圧検出回路の動作に先だって上記第２のスイッチ
をオフする第２の電圧検出回路とを具備する半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978085330U JPS5847599Y2 (ja) | 1978-06-23 | 1978-06-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978085330U JPS5847599Y2 (ja) | 1978-06-23 | 1978-06-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS553445U JPS553445U (ja) | 1980-01-10 |
| JPS5847599Y2 true JPS5847599Y2 (ja) | 1983-10-29 |
Family
ID=29008856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978085330U Expired JPS5847599Y2 (ja) | 1978-06-23 | 1978-06-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847599Y2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116027A (en) * | 1976-03-25 | 1977-09-29 | Casio Comput Co Ltd | Memory protection circuit in small size electronic devices |
| JPS5734639Y2 (ja) * | 1976-04-20 | 1982-07-30 | ||
| JPS52128015A (en) * | 1976-04-20 | 1977-10-27 | Fuji Electric Co Ltd | Back up power supply circuit of cmos circuit |
| JPS5361125U (ja) * | 1976-10-25 | 1978-05-24 |
-
1978
- 1978-06-23 JP JP1978085330U patent/JPS5847599Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS553445U (ja) | 1980-01-10 |
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