JPS6236270B2 - - Google Patents
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- Publication number
- JPS6236270B2 JPS6236270B2 JP54027076A JP2707679A JPS6236270B2 JP S6236270 B2 JPS6236270 B2 JP S6236270B2 JP 54027076 A JP54027076 A JP 54027076A JP 2707679 A JP2707679 A JP 2707679A JP S6236270 B2 JPS6236270 B2 JP S6236270B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- circuit
- bus
- output
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はマルチプロセツサ方式におけるプロセ
ツサの監視方式に関する。
ツサの監視方式に関する。
従来、複数のプロセツサを共通バスを介して接
続するマルチプロセツサ方式においては各プロセ
ツサを一括して監視する有効な手段がなかつた。
続するマルチプロセツサ方式においては各プロセ
ツサを一括して監視する有効な手段がなかつた。
本発明の目的はマルチプロセツサ方式における
プロセツサの監視を一括して行なう有効な手段を
提供することにある。
プロセツサの監視を一括して行なう有効な手段を
提供することにある。
本発明は、各プロセツサを接続する共通バスの
制御部に各々のプロセツサに対応する計数回路
と、所定の周期ごとにこの計数回路を更新する手
段と、この計数回路に対応するプロセツサから共
通バスを起動することによりこの計数回路の内容
をクリアする手段とを有するように構成され、こ
の計数回路の内容が一定値を超えることによりこ
の計数回路に対応するプロセツサの異常状態を検
出することを特徴とするマルチプロセツサ方式に
おけるプロセツサの監視方式である。
制御部に各々のプロセツサに対応する計数回路
と、所定の周期ごとにこの計数回路を更新する手
段と、この計数回路に対応するプロセツサから共
通バスを起動することによりこの計数回路の内容
をクリアする手段とを有するように構成され、こ
の計数回路の内容が一定値を超えることによりこ
の計数回路に対応するプロセツサの異常状態を検
出することを特徴とするマルチプロセツサ方式に
おけるプロセツサの監視方式である。
以下本発明の実施例を図面を参照して詳細に説
明する。
明する。
第１図は本発明の実施例のマルチプロセツサの
構成図である。第１図において、プロセツサ２０
１〜２０ｎは共通バス１０を介して相互に接続さ
れ、共通バス１０はバス制御部１００により制御
される。プロセツサ２０１〜２０ｎは正常に動作
している限り所定の時間内にすくなくとも１回以
上は共通バス１０を介してバス制御部１００に対
しバス起動要求をしてプロセツサ２０１〜２０ｎ
のうちの他のプロセツサへ情報転送をする。この
場合もしプロセツサ２０１〜２０ｎのいずれかが
異常状態になると、この異常状態のプロセツサか
らのバス起動要求は生じない。したがつてバス制
御部１００において、これらプロセツサ２０１〜
２０ｎのバス起動要求の状況を監視することによ
り、これらプロセツサの異常状態を検出すること
が可能になる。
構成図である。第１図において、プロセツサ２０
１〜２０ｎは共通バス１０を介して相互に接続さ
れ、共通バス１０はバス制御部１００により制御
される。プロセツサ２０１〜２０ｎは正常に動作
している限り所定の時間内にすくなくとも１回以
上は共通バス１０を介してバス制御部１００に対
しバス起動要求をしてプロセツサ２０１〜２０ｎ
のうちの他のプロセツサへ情報転送をする。この
場合もしプロセツサ２０１〜２０ｎのいずれかが
異常状態になると、この異常状態のプロセツサか
らのバス起動要求は生じない。したがつてバス制
御部１００において、これらプロセツサ２０１〜
２０ｎのバス起動要求の状況を監視することによ
り、これらプロセツサの異常状態を検出すること
が可能になる。
第２図は本発明の実施例のバス制御部の主要部
の回路図である。第２図において、１は各プロセ
ツサからのバス起動要求を検出する起動要求検出
回路、２は起動要求検出回路１で検出したバス起
動要求のあつたプロセツサの番号を各プロセツサ
対応に展開する展開回路、３１〜３ｎは各プロセ
ツサに対応して設けられる計数回路、２１〜２ｎ
は計数回路３１〜３ｎの出力信号線、４１〜４ｎ
はアンドゲート回路、５１〜５ｎはインバータ、
５はクロツクパルス発生回路である。また１０は
共通バスで、各プロセツサはこの共通バス１０に
接続される。。各プロセツサがすべて正常状態に
あれば、計数回路の計数出力端子OVに出力する
信号はすべて“０”レベルであり、出力信号線２
１〜２ｎには“０”レベルの信号が出力される。
またインバータ５１〜５ｎの出力端子に出力する
信号は出力信号線２１〜２ｎ上の信号とは論理が
反転されて“１”レベルになり、アンドゲート回
路４１〜４ｎは開かれた状態になる。したがつて
クロツクパルス発生回路５から所定の周期で出力
するクロツクパルスはアンドゲート回路４１〜４
ｎを介して計数回路３１〜３ｎに入力し、計数回
路３１〜３ｎの内容はそのクロツクパルスの入力
のたびごとに更新される。計数回路３１〜３ｎの
出力端子OVに出力する信号はクロツクパルスの
入力の回数が所定の数以上あつたときに“１”レ
ベルになるが、計数回路３１〜３ｎの内容がこの
所定の数値になる前にこれら計数回路３１〜３ｎ
に対応するプロセツサからのバス起動要求があ
り、そのバス起動要求を起動要求検出回路１で検
出し、展開回路２を介して計数回路３１〜３ｎの
うちバス起動要求のあつたプロセツサに対応する
計数回路のクリア端子CLにクリア信号が入力す
ると、この計数回路の内容がクリアされるので、
その計数出力端子OVに出力する信号は“０”レ
ベルの状態を持続する。もしここであるプロセツ
サが異常状態になると、そのプロセツサからの共
通バス１０への起動要求が生じなくなるため、計
数回路３１〜３ｎのうちその異常状態にあるプロ
セツサに対応する計数回路のクリア端子CLには
クリア信号が入力されなくなるので、その計数回
路には所定の数以上のクロツクパルスが入力し、
その計数回路の出力端子OVに出力する信号が
“０”レベルから“１”レベルになり、出力信号
線２１〜２ｎのうちその計数回路に対応する出力
信号線に“１”レベルの信号が出力する。同時に
その出力端子OVに出力する“１”レベルの信号
によりアンドゲート回路４１〜４ｎのうちその計
数回路に対応するアンドゲート回路の入力端子に
“０”レベルの信号が入力し、そのアンドゲート
回路が閉じられて、その計数回路へのクロツクパ
ルスの入力は停止され、その計数回路の出力端子
OVに出力する信号は“１”のベルの状態を継続
する。したがつて出力信号線２１〜２ｎ上にある
信号のレベルを監視することによつて、異常状態
にあるプロセツサを検出することが可能になる。
の回路図である。第２図において、１は各プロセ
ツサからのバス起動要求を検出する起動要求検出
回路、２は起動要求検出回路１で検出したバス起
動要求のあつたプロセツサの番号を各プロセツサ
対応に展開する展開回路、３１〜３ｎは各プロセ
ツサに対応して設けられる計数回路、２１〜２ｎ
は計数回路３１〜３ｎの出力信号線、４１〜４ｎ
はアンドゲート回路、５１〜５ｎはインバータ、
５はクロツクパルス発生回路である。また１０は
共通バスで、各プロセツサはこの共通バス１０に
接続される。。各プロセツサがすべて正常状態に
あれば、計数回路の計数出力端子OVに出力する
信号はすべて“０”レベルであり、出力信号線２
１〜２ｎには“０”レベルの信号が出力される。
またインバータ５１〜５ｎの出力端子に出力する
信号は出力信号線２１〜２ｎ上の信号とは論理が
反転されて“１”レベルになり、アンドゲート回
路４１〜４ｎは開かれた状態になる。したがつて
クロツクパルス発生回路５から所定の周期で出力
するクロツクパルスはアンドゲート回路４１〜４
ｎを介して計数回路３１〜３ｎに入力し、計数回
路３１〜３ｎの内容はそのクロツクパルスの入力
のたびごとに更新される。計数回路３１〜３ｎの
出力端子OVに出力する信号はクロツクパルスの
入力の回数が所定の数以上あつたときに“１”レ
ベルになるが、計数回路３１〜３ｎの内容がこの
所定の数値になる前にこれら計数回路３１〜３ｎ
に対応するプロセツサからのバス起動要求があ
り、そのバス起動要求を起動要求検出回路１で検
出し、展開回路２を介して計数回路３１〜３ｎの
うちバス起動要求のあつたプロセツサに対応する
計数回路のクリア端子CLにクリア信号が入力す
ると、この計数回路の内容がクリアされるので、
その計数出力端子OVに出力する信号は“０”レ
ベルの状態を持続する。もしここであるプロセツ
サが異常状態になると、そのプロセツサからの共
通バス１０への起動要求が生じなくなるため、計
数回路３１〜３ｎのうちその異常状態にあるプロ
セツサに対応する計数回路のクリア端子CLには
クリア信号が入力されなくなるので、その計数回
路には所定の数以上のクロツクパルスが入力し、
その計数回路の出力端子OVに出力する信号が
“０”レベルから“１”レベルになり、出力信号
線２１〜２ｎのうちその計数回路に対応する出力
信号線に“１”レベルの信号が出力する。同時に
その出力端子OVに出力する“１”レベルの信号
によりアンドゲート回路４１〜４ｎのうちその計
数回路に対応するアンドゲート回路の入力端子に
“０”レベルの信号が入力し、そのアンドゲート
回路が閉じられて、その計数回路へのクロツクパ
ルスの入力は停止され、その計数回路の出力端子
OVに出力する信号は“１”のベルの状態を継続
する。したがつて出力信号線２１〜２ｎ上にある
信号のレベルを監視することによつて、異常状態
にあるプロセツサを検出することが可能になる。
以上の説明したように、本発明はバス制御部に
より制御される共通バスを介して複数のプロセツ
サが相互に接続されるマルチプロセツサ方式にお
いて各プロセツサの状態の監視を容易にしかつそ
れぞれのプロセツサの異常状態を容易に検出する
ことを可能にする効果がある。
より制御される共通バスを介して複数のプロセツ
サが相互に接続されるマルチプロセツサ方式にお
いて各プロセツサの状態の監視を容易にしかつそ
れぞれのプロセツサの異常状態を容易に検出する
ことを可能にする効果がある。
第１図は本発明の実施例のマルチプロセツサの
構成図、第２図は本発明の実施例のバス制御部の
主要部の回路図である。 １…起動要求検出回路、２…展開回路、５…ク
ロツクパルス発生回路、１０…共通バス、２１〜
２ｎ…出力信号線、３１〜３ｎ…計数回路、４１
〜４ｎ…アンドゲート回路、５１〜５ｎ…インバ
ータ、１００…バス制御部、２０１〜２０ｎ…プ
ロセツサ。
構成図、第２図は本発明の実施例のバス制御部の
主要部の回路図である。 １…起動要求検出回路、２…展開回路、５…ク
ロツクパルス発生回路、１０…共通バス、２１〜
２ｎ…出力信号線、３１〜３ｎ…計数回路、４１
〜４ｎ…アンドゲート回路、５１〜５ｎ…インバ
ータ、１００…バス制御部、２０１〜２０ｎ…プ
ロセツサ。
Claims (1)
- １ 複数のプロセツサがバス制御回路を有する共
通バスに接続され相互間で情報の送受信を行なう
プロセツサの監視方式において、複数のプロセツ
サの各々に対応して配備されクリア信号が入力し
て所定の時間内につぎのクリア信号が入力しない
とき出力端子に所定の信号を出力する時間計数回
路とプロセツサが共通バスを起動するごとに対応
する時間計数回路にクリア信号を入力する手段と
を前記制御回路に備え、プロセツサが共通バスを
起動して所定の時間内に再び起動しないときの時
間計数回路の出力信号によつてこのプロセツサの
異常状態を検出することを特徴とするプロセツサ
の監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2707679A JPS55119756A (en) | 1979-03-08 | 1979-03-08 | Monitor system for processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2707679A JPS55119756A (en) | 1979-03-08 | 1979-03-08 | Monitor system for processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55119756A JPS55119756A (en) | 1980-09-13 |
| JPS6236270B2 true JPS6236270B2 (ja) | 1987-08-06 |
Family
ID=12210971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2707679A Granted JPS55119756A (en) | 1979-03-08 | 1979-03-08 | Monitor system for processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55119756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225795A (ja) * | 1986-03-27 | 1987-10-03 | Toshiba Corp | 海水中に浸漬されるポンプの保管方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755461A (en) * | 1980-09-20 | 1982-04-02 | Hitachi Ltd | Multiprocessor failure detection system |
| JPS57197667A (en) * | 1981-05-29 | 1982-12-03 | Toshiba Corp | On-line monitor in dataway system |
| JPS59183448A (ja) * | 1983-04-04 | 1984-10-18 | Nippon Telegr & Teleph Corp <Ntt> | プロセツサ動作監視方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833585B2 (ja) * | 1977-07-06 | 1983-07-20 | 三菱電機株式会社 | 計算機の切換装置 |
-
1979
- 1979-03-08 JP JP2707679A patent/JPS55119756A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225795A (ja) * | 1986-03-27 | 1987-10-03 | Toshiba Corp | 海水中に浸漬されるポンプの保管方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55119756A (en) | 1980-09-13 |
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