JPS5850053A - ヒストリメモリの制御方式 - Google Patents
ヒストリメモリの制御方式Info
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- JPS5850053A JPS5850053A JP56148152A JP14815281A JPS5850053A JP S5850053 A JPS5850053 A JP S5850053A JP 56148152 A JP56148152 A JP 56148152A JP 14815281 A JP14815281 A JP 14815281A JP S5850053 A JPS5850053 A JP S5850053A
- Authority
- JP
- Japan
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- history
- signal
- memory
- time
- history memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コントロール信号のヒストリメモリＯ書込み
制御方式に関する。
制御方式に関する。
コントロール信号のヒストリメモリは障害発生時のデバ
ッグに有効な機能であるが、障害発生でヒストリメモリ
を読出してみると中味は同じコントリール信号ばかりと
いうことがある。即ち周知のようにコンビエータはりｐ
ツクに従って動作してお）、サイクル０でメモリアクセ
ス要求を出すと応答がある迄そのアクセス要求を上げた
ま−にしておき、例えばサイクル２で応答があると次の
サイクルで読出しアドレスを送シ、読出しデータ、がく
る迄その′ｔ〜にしておき、といりた経過をとる。ヒス
トリメモリへは各りｐツク毎にその特出されているコン
トロール信号を書込んで行くから、応答−長時間戻って
こないと、メモリ容量は轟然有限で一杯になれば古いも
のを消去してそこへ新しいものを書込むという方式をと
りているヒストリメ４９の中味は該応答が戻つてこない
コントロール信号のみとなる。
ッグに有効な機能であるが、障害発生でヒストリメモリ
を読出してみると中味は同じコントリール信号ばかりと
いうことがある。即ち周知のようにコンビエータはりｐ
ツクに従って動作してお）、サイクル０でメモリアクセ
ス要求を出すと応答がある迄そのアクセス要求を上げた
ま−にしておき、例えばサイクル２で応答があると次の
サイクルで読出しアドレスを送シ、読出しデータ、がく
る迄その′ｔ〜にしておき、といりた経過をとる。ヒス
トリメモリへは各りｐツク毎にその特出されているコン
トロール信号を書込んで行くから、応答−長時間戻って
こないと、メモリ容量は轟然有限で一杯になれば古いも
のを消去してそこへ新しいものを書込むという方式をと
りているヒストリメ４９の中味は該応答が戻つてこない
コントロール信号のみとなる。
他装置への要求信号に対する応答信号を待りているが、
許容時間経過しても応答がないことをノ１ングしたとい
う。か＼るハング状態ではヒストリメモリはオーバ７０
−してしまい、ハングを惹起したコン）ｏ−左信号のみ
を格納していて障害の解析Ｋｉｎ役立九ない、障害の解
析にはハングを惹起した要求信号の前後のヒストリが必
要である。
許容時間経過しても応答がないことをノ１ングしたとい
う。か＼るハング状態ではヒストリメモリはオーバ７０
−してしまい、ハングを惹起したコン）ｏ−左信号のみ
を格納していて障害の解析Ｋｉｎ役立九ない、障害の解
析にはハングを惹起した要求信号の前後のヒストリが必
要である。
即ちハングは突然化じるというよシも、その前、数ステ
ップあたりからおかしくなり、それが遠因でハングに至
るというケースが多いが、ハング状態をもたらした；ン
トｐ−ル信号のみではこの辺の事情がつかめない。本発
明は装置ハングの際、有効な情報を提供できるヒストリ
メモリ書込み制御方式を提供しようとするものである。
ップあたりからおかしくなり、それが遠因でハングに至
るというケースが多いが、ハング状態をもたらした；ン
トｐ−ル信号のみではこの辺の事情がつかめない。本発
明は装置ハングの際、有効な情報を提供できるヒストリ
メモリ書込み制御方式を提供しようとするものである。
コンビ為−タシステムでは一般にハードエラーが検出さ
れるとその時点でヒストリメモリの更新も停止する機能
を持りている。ハングエラー検出時も同様であるが、従
来方式ではエラー検出、ヒストリ更新停止が遅すぎ、停
止したときメモリの中味は同じデータのみというむとに
なり易い、そこで本発明では要求信号が出されたら応答
信号が何時返るかを監視し、ヒストリメモリの全アトレ
セスされても応答信号が危い場合はヒストリ更新を停止
するようにした。数量的に言えばメモリのサイクルタイ
ムをτとし、ヒストリメモリの容量はＮアドレスｔし、
メモリの半分が同じデータで鳳りたらヒストリ更新は停
止するとし、コントロール信号は１τ毎にヒストリメモ
リに格納するとすれば、ヒストリ更新停止は要求信号を
出してからにτ／２後であり、あるいはコントロール信
号は醜ｖ ％ Ｋヒストリメモリに格納するとすれば、
ｗｈＮτ／２後である。
れるとその時点でヒストリメモリの更新も停止する機能
を持りている。ハングエラー検出時も同様であるが、従
来方式ではエラー検出、ヒストリ更新停止が遅すぎ、停
止したときメモリの中味は同じデータのみというむとに
なり易い、そこで本発明では要求信号が出されたら応答
信号が何時返るかを監視し、ヒストリメモリの全アトレ
セスされても応答信号が危い場合はヒストリ更新を停止
するようにした。数量的に言えばメモリのサイクルタイ
ムをτとし、ヒストリメモリの容量はＮアドレスｔし、
メモリの半分が同じデータで鳳りたらヒストリ更新は停
止するとし、コントロール信号は１τ毎にヒストリメモ
リに格納するとすれば、ヒストリ更新停止は要求信号を
出してからにτ／２後であり、あるいはコントロール信
号は醜ｖ ％ Ｋヒストリメモリに格納するとすれば、
ｗｈＮτ／２後である。
上記時間経過でヒストリ更新を停止したのち応答信号が
戻ってきてハングエラーではなかった場合は、ヒストリ
更新を再開する必要がある。この再開は、応答信号があ
れば、ヒストリ更新を止めているハードウェア又はマイ
クロプルグラムの機能をクリヤすることで実行できる。
戻ってきてハングエラーではなかった場合は、ヒストリ
更新を再開する必要がある。この再開は、応答信号があ
れば、ヒストリ更新を止めているハードウェア又はマイ
クロプルグラムの機能をクリヤすることで実行できる。
応答信号が遅れてヒストリ更新が停止、再開された場合
は、ヒストリ格納データはそこで不連続になっているの
で、それを示すビット例えばヒストリ更新停止信号その
ものをヒストリメモリ格納データに加えておくとよい１
次に図面を参照し表から本発明を更に詳細に説明する。
は、ヒストリ格納データはそこで不連続になっているの
で、それを示すビット例えばヒストリ更新停止信号その
ものをヒストリメモリ格納データに加えておくとよい１
次に図面を参照し表から本発明を更に詳細に説明する。
第１図でＨＭはＮアドレスを持つヒストリメモリ、８．
はレジスタでコントルール信号ＣＢが逐次織込まれ、こ
れがメモリＨＭに対するヒストリ書込みデータＨＷＤと
なる。書込みアドレスはヒストリアドレスレジスターが
発生する。これはサイクルタイムτ毎またはその１倍毎
に内容を＋１して更新し、ヒストリ書込みアドレス■ム
を出力する。 ＣＮ’ｒｌはヒストリハングストツブ制
御回路で＃）−）て、メ毫りＨＭＤ＠アドレス数Ｎの半
分まで計数できるカウンタＣＴＢおよびノ１ングストッ
プラッチＲＴを内蔵する。Ｎ＝２５６の場合該カウンタ
のビット数は７でありルジスターのビット数より１少な
い、このカウンタＣＴＲは要求信号ＲＩＱが発生すると
きクリヤされたのち計数開始し、レジスターと共にカウ
ントアツプする。そして計数中に応答信号ＲＩＢがくる
と計数停止し、応答信号が（る前にオーバフ四−すると
ハンダストップラッチＲ丁を＠１＃にセットし、ヒスト
リ更新制御回路ＣＷＴ、へ停止信号ちを送る。
はレジスタでコントルール信号ＣＢが逐次織込まれ、こ
れがメモリＨＭに対するヒストリ書込みデータＨＷＤと
なる。書込みアドレスはヒストリアドレスレジスターが
発生する。これはサイクルタイムτ毎またはその１倍毎
に内容を＋１して更新し、ヒストリ書込みアドレス■ム
を出力する。 ＣＮ’ｒｌはヒストリハングストツブ制
御回路で＃）−）て、メ毫りＨＭＤ＠アドレス数Ｎの半
分まで計数できるカウンタＣＴＢおよびノ１ングストッ
プラッチＲＴを内蔵する。Ｎ＝２５６の場合該カウンタ
のビット数は７でありルジスターのビット数より１少な
い、このカウンタＣＴＲは要求信号ＲＩＱが発生すると
きクリヤされたのち計数開始し、レジスターと共にカウ
ントアツプする。そして計数中に応答信号ＲＩＢがくる
と計数停止し、応答信号が（る前にオーバフ四−すると
ハンダストップラッチＲ丁を＠１＃にセットし、ヒスト
リ更新制御回路ＣＷＴ、へ停止信号ちを送る。
制御回路ＣＭ？、はヒストリカウントアツプ信号８、（
これはτまたは１τ毎に発生するクロック、まえはクロ
ック計数を制御する信号などであってよｈ）を出力して
おり、ヒストリアドレスレジスターおよびカラｙりＣ丁
Ｒｔｌこの信号８１により計数を行なうが、停止信号８
．が入ると制御回路ＣＮＴ。
これはτまたは１τ毎に発生するクロック、まえはクロ
ック計数を制御する信号などであってよｈ）を出力して
おり、ヒストリアドレスレジスターおよびカラｙりＣ丁
Ｒｔｌこの信号８１により計数を行なうが、停止信号８
．が入ると制御回路ＣＮＴ。
は信号１．を停止し、かつメモリＨＭヘヒストリ更新停
止信七Ｂ４を送る。従ってレジスターおよびカウンタｃ
ｔｉの計数は停止し、メモリＨＭは書込みを停止する。
止信七Ｂ４を送る。従ってレジスターおよびカウンタｃ
ｔｉの計数は停止し、メモリＨＭは書込みを停止する。
停止信号８４はメモリへライトイネーブル（ＷＥ）信号
が送られなくなるようＫする制御信号で、メそり一書込
み回路へ送られる書込み制御信号がＬレベルで書込み可
とすれば信号８４はＲレベ★とし、これをＷＥと共にオ
アゲートに入力すれば、８４到来で該ゲートの出力はＨ
レベルに固定され書込み不可となる。
が送られなくなるようＫする制御信号で、メそり一書込
み回路へ送られる書込み制御信号がＬレベルで書込み可
とすれば信号８４はＲレベ★とし、これをＷＥと共にオ
アゲートに入力すれば、８４到来で該ゲートの出力はＨ
レベルに固定され書込み不可となる。
ハングエラーであれば、上述のようにしてヒス）す更新
が停止したのち、別個に設けられる時間監視回路により
タイムアウトエラーが出され、＝ンビエータは動作を停
止する。そこでオペレータはレジスターが示すヒスＦり
更新停止時アドレスより若干手前（同じデータがＮ／２
アドレスに詰りているはずであるからそれよシ更に手前
）からヒストリメモリＨＭを読出し、格納されているデ
ータをチェックしてみればどくで障害を生じたかの見当
をつけることができる。ヒストリ更新停止は本例では総
アドレス数の半分で生じるから、残る半分にはハングエ
ラーを惹起した・コントルール信号の前のＮ７２個のコ
ントロール信号が未消去で残っているはずで、従来方式
のようにこれらが全てハングエラーを惹起したコントミ
ール信号に置換ってしまっていることはない。
が停止したのち、別個に設けられる時間監視回路により
タイムアウトエラーが出され、＝ンビエータは動作を停
止する。そこでオペレータはレジスターが示すヒスＦり
更新停止時アドレスより若干手前（同じデータがＮ／２
アドレスに詰りているはずであるからそれよシ更に手前
）からヒストリメモリＨＭを読出し、格納されているデ
ータをチェックしてみればどくで障害を生じたかの見当
をつけることができる。ヒストリ更新停止は本例では総
アドレス数の半分で生じるから、残る半分にはハングエ
ラーを惹起した・コントルール信号の前のＮ７２個のコ
ントロール信号が未消去で残っているはずで、従来方式
のようにこれらが全てハングエラーを惹起したコントミ
ール信号に置換ってしまっていることはない。
Ｎ／２アドレスアクセス所要時間経過でヒストリ更新を
停止したがその後応答信号ＲＩＳがありた場合はハング
エラーではなく、従って時間監視回路もタイムアウト信
号を発生せずコンビ為−夕は動作を続ける。従ってこの
場合は直ちにヒストリ更新を再開させなければ真実エラ
ーが生じたときｋその原因探究ができなくなってしまう
、これが前述のヒストリ更新再開であり、次の如くして
行なわれる。即ち応答信号ＲＥ８が制御回路ＣＮＴ１に
入力するとハングストップラッチ丘テがクリヤされ、即
ち＠Ｏ’にな）、停止信号８ｍが消滅すると共和再開信
号８．が発生する。これによ砂信号８４は書込み可″″
Ｌルベルに変シ、また信号８１が発生してレジスターは
計数を始める。第２図はカウンタＣテ凰およびラッチＢ
Ｔの入出力信号関係を説明する図で、動作は上述の通り
である。以上はハングストップラッチというハードウェ
アを設けた場合であるが、これをソフトウェアで処理す
ることもできる。この場合はマイクロプログラムへの割
込信号８１を上げ、これを受けてマイクロプログラムは
前述の計数停止、書込み不可を行ない、応答信号Ｒ鳶８
が入ればハングストップクリヤ信号Ｓ・を送うて計数、
書込み再開を行なわせる。
停止したがその後応答信号ＲＩＳがありた場合はハング
エラーではなく、従って時間監視回路もタイムアウト信
号を発生せずコンビ為−夕は動作を続ける。従ってこの
場合は直ちにヒストリ更新を再開させなければ真実エラ
ーが生じたときｋその原因探究ができなくなってしまう
、これが前述のヒストリ更新再開であり、次の如くして
行なわれる。即ち応答信号ＲＥ８が制御回路ＣＮＴ１に
入力するとハングストップラッチ丘テがクリヤされ、即
ち＠Ｏ’にな）、停止信号８ｍが消滅すると共和再開信
号８．が発生する。これによ砂信号８４は書込み可″″
Ｌルベルに変シ、また信号８１が発生してレジスターは
計数を始める。第２図はカウンタＣテ凰およびラッチＢ
Ｔの入出力信号関係を説明する図で、動作は上述の通り
である。以上はハングストップラッチというハードウェ
アを設けた場合であるが、これをソフトウェアで処理す
ることもできる。この場合はマイクロプログラムへの割
込信号８１を上げ、これを受けてマイクロプログラムは
前述の計数停止、書込み不可を行ない、応答信号Ｒ鳶８
が入ればハングストップクリヤ信号Ｓ・を送うて計数、
書込み再開を行なわせる。
ヒストリ更新がストップされ、その後再開されたとき、
ヒストリメモリＨＭ内のデータはストップから再開まで
の分が欠けておシ、不連続となっている。それを知らす
に読み出して障害原因のチェックを行なうと（一旦は応
答があつたのでヒストリ更新を再開したが、まもなくま
たハング状態にガってしまりたようなとき）、故障原因
が分らない又は誤った判断をする恐れがある。そζでヒ
ストリ更新ストップがあったことはヒストリメ毫りＨＭ
Ｋ書込んでおく、籐３図で説明すると、時点ｔ、で要求
信号ＲＩＱが上ると制御回路ＣＮ’ｒ、のカウンタＣＴ
Ｒはクリヤ後計数開始し、時点１．で応答信号Ｒ１ｅ８
があると計数停止（８Ｐ）する。
ヒストリメモリＨＭ内のデータはストップから再開まで
の分が欠けておシ、不連続となっている。それを知らす
に読み出して障害原因のチェックを行なうと（一旦は応
答があつたのでヒストリ更新を再開したが、まもなくま
たハング状態にガってしまりたようなとき）、故障原因
が分らない又は誤った判断をする恐れがある。そζでヒ
ストリ更新ストップがあったことはヒストリメ毫りＨＭ
Ｋ書込んでおく、籐３図で説明すると、時点ｔ、で要求
信号ＲＩＱが上ると制御回路ＣＮ’ｒ、のカウンタＣＴ
Ｒはクリヤ後計数開始し、時点１．で応答信号Ｒ１ｅ８
があると計数停止（８Ｐ）する。
この関にオーバフローを生じｅ％／％のが正常であり１
応答がこなくてオーバフローを生じるとラッチＢＴがセ
ットされ、その出力でレジスターの計数は停止しヒスト
リ更新はストップする。その後応答信号１１［１があ）
、ラッチＥＴがリセットされるとレジスタ＆は計数を始
めヒストリ更新が再開されるが、ヒストリ更新停止信号
８４＃ｉ書込みレジスタＲ１の１ビツトへ導入しておき
、ヒストリ更新を再開するｈき、そのときのコントロー
ル信号と共ＫＨレベル＠１＃の該信号８４をヒストリメ
モリＫＭへ書込む、従って更新再開時Ｋｌｌ込まれたコ
ントルール信号にのみ＠１′が付属してお秒、他のコン
トルール信号の当該部分Ｆｉ＠ｏ”であるから、これｋ
よりヒストリ更新停止、再開があったことが分動、誤判
断をするよう１に恐れはなくなる。
応答がこなくてオーバフローを生じるとラッチＢＴがセ
ットされ、その出力でレジスターの計数は停止しヒスト
リ更新はストップする。その後応答信号１１［１があ）
、ラッチＥＴがリセットされるとレジスタ＆は計数を始
めヒストリ更新が再開されるが、ヒストリ更新停止信号
８４＃ｉ書込みレジスタＲ１の１ビツトへ導入しておき
、ヒストリ更新を再開するｈき、そのときのコントロー
ル信号と共ＫＨレベル＠１＃の該信号８４をヒストリメ
モリＫＭへ書込む、従って更新再開時Ｋｌｌ込まれたコ
ントルール信号にのみ＠１′が付属してお秒、他のコン
トルール信号の当該部分Ｆｉ＠ｏ”であるから、これｋ
よりヒストリ更新停止、再開があったことが分動、誤判
断をするよう１に恐れはなくなる。
菖４１１１！ヒス）リメ４：すＨＭの内容を説明する因
で（＆）はヒストリ更新停止時の状態、伽）は更新再開
後の状態を示す。ビット１１１は前述の更新停止ありを
示すビットである。
で（＆）はヒストリ更新停止時の状態、伽）は更新再開
後の状態を示す。ビット１１１は前述の更新停止ありを
示すビットである。
コンビ纂−タシステムでは要求を上げたら応答がある迄
次の要求は待つというのでは力＜、次々と要求を上げ、
応答があり九ものＫは次の処理をし、という方法をとる
。従って応答待ちの要求信号は複数個あるのは簀通で、
その各々に対してヒ・ストリメモリがオー／＜７０−１
．ないように監視する必要があるが、各要求毎にヒスト
リのアドレスＯ牛数を計数できるカウンタを設けるのは
不経済である。この問題に対してはヒストリメモリの全
アドレスの例えば１７８を計数できるカウンタを共通に
設け、各要求信号に該共通カウンタのオーパフロー信号
を計数する２ビツトカウンタを設け、このカウンタがオ
ーバフローしたらハングストップとする方法が有効であ
る。Ｎ＝２５６、共通カウンタのビット数は５の場合に
つき第５図でこれを説明すると、図示のように共通カウ
ンタＣＴＲ・は常時針数していて（要求信号が１つでも
あれば計数開始、全部なくなれは計鞠停止、でもよい）
３２アドレス計数毎にオーバフローし、各要求信号ＲＩ
Ｑ＞ −ＲＩｅＱｔ用の２ビットカウンタＣＴＲ，。
次の要求は待つというのでは力＜、次々と要求を上げ、
応答があり九ものＫは次の処理をし、という方法をとる
。従って応答待ちの要求信号は複数個あるのは簀通で、
その各々に対してヒ・ストリメモリがオー／＜７０−１
．ないように監視する必要があるが、各要求毎にヒスト
リのアドレスＯ牛数を計数できるカウンタを設けるのは
不経済である。この問題に対してはヒストリメモリの全
アドレスの例えば１７８を計数できるカウンタを共通に
設け、各要求信号に該共通カウンタのオーパフロー信号
を計数する２ビツトカウンタを設け、このカウンタがオ
ーバフローしたらハングストップとする方法が有効であ
る。Ｎ＝２５６、共通カウンタのビット数は５の場合に
つき第５図でこれを説明すると、図示のように共通カウ
ンタＣＴＲ・は常時針数していて（要求信号が１つでも
あれば計数開始、全部なくなれは計鞠停止、でもよい）
３２アドレス計数毎にオーバフローし、各要求信号ＲＩ
Ｑ＞ −ＲＩｅＱｔ用の２ビットカウンタＣＴＲ，。
ＣＴＢ、は轟該要求信号が上るときクリヤされ、その後
入力する共通カウンタＣＴＲ・のオーバフローパルスを
計数する０本例では要求信号ＲｚＱｔＫ対する応答信号
Ｒ，１８，は中々到来せず、カウンタＣＡＲ，［ｉｉに
オーバ７０−してハングストップラッチＢＴをセットし
、ヒストリ更新を停止した。
入力する共通カウンタＣＴＲ・のオーバフローパルスを
計数する０本例では要求信号ＲｚＱｔＫ対する応答信号
Ｒ，１８，は中々到来せず、カウンタＣＡＲ，［ｉｉに
オーバ７０−してハングストップラッチＢＴをセットし
、ヒストリ更新を停止した。
要求信号Ｒ］ＣＱｔはＲＩＱ、 Ｋ続いて上り、カウン
タＣＴＲ，はクリヤ、計数開始したが共通カウンタＣ？
Ｒ・の２オーバフローパルスを計数しただけで応答信号
ＲｇＢ鵞があり、計数停止した。応答信号ｎ ＥＱ ｓ
Ｋ対する応答信号ｉｔｇｓ、はその後発生し、これに
よ）ラッチ３丁はリセットされ、ヒストリ更新は再開さ
れた。′）ｔり真実のハングではなか−）喪、例を示す
、このように共通カウンタＣＴＢ・と各要求信号毎のカ
ウンタＣＴ１ｍ、 ＣＴＢ、 −・・・・・ を設ける
と、ヒストリ更新停止までのアドレス数は要求信号が上
りた時点の共通カウンタの計数値に応じて約９６〜１２
８の範囲で変動するが、各要求信萼毎の時間監視を行な
うことができしかも使用カウンタ容量は縮減できる利点
があるＯヒストジノモリ１Ｍへ取込む信号は詳しくは；
ン）ａ−左信号だけでなくマシンの状態表ども含めた、
障害解析に必要な各種信号である。また要求信号を次々
とあげる場合は、その各々が、継続してあがりている間
ヒストリメモリへ取込まれる。
タＣＴＲ，はクリヤ、計数開始したが共通カウンタＣ？
Ｒ・の２オーバフローパルスを計数しただけで応答信号
ＲｇＢ鵞があり、計数停止した。応答信号ｎ ＥＱ ｓ
Ｋ対する応答信号ｉｔｇｓ、はその後発生し、これに
よ）ラッチ３丁はリセットされ、ヒストリ更新は再開さ
れた。′）ｔり真実のハングではなか−）喪、例を示す
、このように共通カウンタＣＴＢ・と各要求信号毎のカ
ウンタＣＴ１ｍ、 ＣＴＢ、 −・・・・・ を設ける
と、ヒストリ更新停止までのアドレス数は要求信号が上
りた時点の共通カウンタの計数値に応じて約９６〜１２
８の範囲で変動するが、各要求信萼毎の時間監視を行な
うことができしかも使用カウンタ容量は縮減できる利点
があるＯヒストジノモリ１Ｍへ取込む信号は詳しくは；
ン）ａ−左信号だけでなくマシンの状態表ども含めた、
障害解析に必要な各種信号である。また要求信号を次々
とあげる場合は、その各々が、継続してあがりている間
ヒストリメモリへ取込まれる。
従ってヒストリメモリＨＭの１アドレスへ書込まれるデ
ータ、これを１ワードとすれば、１ワードＯビット長は
４０〜６０ビツト愈とかなり長い。
ータ、これを１ワードとすれば、１ワードＯビット長は
４０〜６０ビツト愈とかなり長い。
応答信号が中々となくてヒストリメモリの中味が轟諌要
求信号のみになるということも、当皺要求信号について
のみの話で、他の要求信号Ｋｍするヒストリデータは、
それが正常なら、逐次変化している。
求信号のみになるということも、当皺要求信号について
のみの話で、他の要求信号Ｋｍするヒストリデータは、
それが正常なら、逐次変化している。
ヒストリメモリへは同じデータを複数回書くことけしな
いという方法も考えられる。このようにしてもヒストリ
メモリへ同じデータのみが書込まれ中味Ｆｉ該データの
みというととけ避けられるが、このためにはチャンネル
毎にライトデータを比較する必要が生じる。また他方の
正常コントルール信号系のデータは逐次更新されている
訳であや、いわば同期がとれなくなる。故障は相互に関
連していることが多く、従りて故障原因の探究には障害
を起したコントルール信号系だけでなく他系のデータも
合せてチェックすることが肝要なので、応答が異常に遅
れたという時点でヒストリ更新全体を停止゛することは
意味がある。
いという方法も考えられる。このようにしてもヒストリ
メモリへ同じデータのみが書込まれ中味Ｆｉ該データの
みというととけ避けられるが、このためにはチャンネル
毎にライトデータを比較する必要が生じる。また他方の
正常コントルール信号系のデータは逐次更新されている
訳であや、いわば同期がとれなくなる。故障は相互に関
連していることが多く、従りて故障原因の探究には障害
を起したコントルール信号系だけでなく他系のデータも
合せてチェックすることが肝要なので、応答が異常に遅
れたという時点でヒストリ更新全体を停止゛することは
意味がある。
以上詳ｌ１ＩＩＩＶｃ説明したように本発明によればハ
ングエラーを生じた場合ヒストリメモリの中味が同じデ
ータのみというようなことはなく、障害解析に有効なデ
ータを提供することができる。
ングエラーを生じた場合ヒストリメモリの中味が同じデ
ータのみというようなことはなく、障害解析に有効なデ
ータを提供することができる。
第１図は本発明の実施例を示すブロック図、ｆＩＥ２図
および第４図は第１図の一部のブロック図、第５図およ
び第５図は動作説明用のタイムチャートである。 図面でＨＭはヒストリメモリ、ＣＴＲ１ｄカウンタ、［
！４はヒストリ更新停止信号でおる。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 第２図 第３図
および第４図は第１図の一部のブロック図、第５図およ
び第５図は動作説明用のタイムチャートである。 図面でＨＭはヒストリメモリ、ＣＴＲ１ｄカウンタ、［
！４はヒストリ更新停止信号でおる。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 第２図 第３図
Claims (1)
- （１） コンビ為−声のりｐツクと同期してコントロ
ール信号を逐次書込まれるヒストリメモリの制御方式に
おいて、前記り一ツクを計数して要求信号が発生してか
ら応答信号がある迄の時間を監視するカウンタを設け、
該カウンタの計数値が、ヒストリメモリの総アドレス数
以内の所定数をアクセスする時間に和尚する４のになり
たときヒストリ更新を停止することを特徴とする、ヒス
トリメモリの制御方式。 Ｑ） カウンタがりｐツクを計数し各要求信号に共通の
カウンタと、該カウンタのオーバー７ｏ−。 パルスを計数し各要求信号に専属の検数のカウンタから
なることを特徴とする特許請求の範８！１１項記載のヒ
ストリメモリの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148152A JPS5850053A (ja) | 1981-09-19 | 1981-09-19 | ヒストリメモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148152A JPS5850053A (ja) | 1981-09-19 | 1981-09-19 | ヒストリメモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850053A true JPS5850053A (ja) | 1983-03-24 |
Family
ID=15446421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148152A Pending JPS5850053A (ja) | 1981-09-19 | 1981-09-19 | ヒストリメモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850053A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429242U (ja) * | 1990-06-29 | 1992-03-09 | ||
| US5097470A (en) * | 1990-02-13 | 1992-03-17 | Total Control Products, Inc. | Diagnostic system for programmable controller with serial data link |
| US5434397A (en) * | 1989-11-03 | 1995-07-18 | Laboratoire Europeen De Recherches Electroniques Avancees, Societe En Nom Collectif | Protection against the non-authorized inhibition of writing in certain storage areas of a smart card |
| US8734478B2 (en) | 2011-03-14 | 2014-05-27 | Ethicon Endo-Surgery, Inc. | Rectal manipulation devices |
| US9877721B2 (en) | 2014-04-16 | 2018-01-30 | Ethicon Llc | Fastener cartridge comprising tissue control features |
| US10117652B2 (en) | 2011-04-29 | 2018-11-06 | Ethicon Llc | End effector comprising a tissue thickness compensator and progressively released attachment members |
| US10292707B2 (en) | 2004-07-28 | 2019-05-21 | Ethicon Llc | Articulating surgical stapling instrument incorporating a firing mechanism |
| US10390841B2 (en) | 2017-06-20 | 2019-08-27 | Ethicon Llc | Control of motor velocity of a surgical stapling and cutting instrument based on angle of articulation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616251A (en) * | 1979-07-19 | 1981-02-17 | Hitachi Ltd | Tracer for logical operation |
-
1981
- 1981-09-19 JP JP56148152A patent/JPS5850053A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616251A (en) * | 1979-07-19 | 1981-02-17 | Hitachi Ltd | Tracer for logical operation |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10292707B2 (en) | 2004-07-28 | 2019-05-21 | Ethicon Llc | Articulating surgical stapling instrument incorporating a firing mechanism |
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| US10117652B2 (en) | 2011-04-29 | 2018-11-06 | Ethicon Llc | End effector comprising a tissue thickness compensator and progressively released attachment members |
| US9877721B2 (en) | 2014-04-16 | 2018-01-30 | Ethicon Llc | Fastener cartridge comprising tissue control features |
| US10390841B2 (en) | 2017-06-20 | 2019-08-27 | Ethicon Llc | Control of motor velocity of a surgical stapling and cutting instrument based on angle of articulation |
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