JPS5851302A - シ−ケンス制御回路 - Google Patents
シ−ケンス制御回路Info
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- JPS5851302A JPS5851302A JP15182781A JP15182781A JPS5851302A JP S5851302 A JPS5851302 A JP S5851302A JP 15182781 A JP15182781 A JP 15182781A JP 15182781 A JP15182781 A JP 15182781A JP S5851302 A JPS5851302 A JP S5851302A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/045—Program control other than numerical control, i.e. in sequence controllers or logic controllers using logic state machines, consisting only of a memory or a programmable logic device containing the logic for the controlled machine and in which the state of its outputs is dependent on the state of its inputs or part of its own output states, e.g. binary decision controllers, finite state controllers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はシーケンス制御回路に関する４のである〇
従来のジ−タンス制御はつぎのような３つの方式で行な
われていた。
われていた。
（８）複数の機械式リレーを組合わせてシーケンス制御
回路を構成するりレージ−ケンス制御方式（６） アン
ド素子およびオア素子のような演算素子を組合わせてシ
ーケンス制御回路を構成するシーケンス制御方式 （Ｑ マイクロコンビ二一タなどによるプログラマブル
シーケンサによるシーケンス制御方式しかし、囚方式は
、多数の接点がある次め、信頼性が低く、装置が大型化
し、また制御回路の変更は配線を変えねばならないとい
う欠点がある０（６）方式は、論理演算などを半導体素
子で行なうため信頼性は高いが、制御回路を構、成する
には、アンド素子、オア素子、ノット素子およびフリッ
プフロップ素子などの多種類の演算素子を準備する必要
があり、しかもこれらの素子は高価であるため、保守用
に多種類の演算素子をもっておくことは大きな欠点とな
っていた。（Ｃ）方式は、高価であるため、簡単なシー
ケンス制御の場合ｉｊ（イ）、＠方式に比べて不利であ
り、ま急使用部品数がかなり多い友め、信頼性の点でも
問題があり、さらに応答速度が約１０ｍ５ｅｃから４０
ｍ５ｅｃの間であってかなり遅いという欠点があった。
回路を構成するりレージ−ケンス制御方式（６） アン
ド素子およびオア素子のような演算素子を組合わせてシ
ーケンス制御回路を構成するシーケンス制御方式 （Ｑ マイクロコンビ二一タなどによるプログラマブル
シーケンサによるシーケンス制御方式しかし、囚方式は
、多数の接点がある次め、信頼性が低く、装置が大型化
し、また制御回路の変更は配線を変えねばならないとい
う欠点がある０（６）方式は、論理演算などを半導体素
子で行なうため信頼性は高いが、制御回路を構、成する
には、アンド素子、オア素子、ノット素子およびフリッ
プフロップ素子などの多種類の演算素子を準備する必要
があり、しかもこれらの素子は高価であるため、保守用
に多種類の演算素子をもっておくことは大きな欠点とな
っていた。（Ｃ）方式は、高価であるため、簡単なシー
ケンス制御の場合ｉｊ（イ）、＠方式に比べて不利であ
り、ま急使用部品数がかなり多い友め、信頼性の点でも
問題があり、さらに応答速度が約１０ｍ５ｅｃから４０
ｍ５ｅｃの間であってかなり遅いという欠点があった。
そこで、上記問題を解決することができる。すなわち信
頼性が高く、安価で部品点数が少なく、小型化でき、保
守が容易で、しか鳴応答性が良いシーケンス制御回路が
提案された。
頼性が高く、安価で部品点数が少なく、小型化でき、保
守が容易で、しか鳴応答性が良いシーケンス制御回路が
提案された。
このシーケンス制御回路は、＃！１図に示すように、Ｒ
ＯＭ ＋ ＲＡＭ等のメモリＭＲのデータ出力Ｄ５〜Ｄ
７をそのアドレス入力Ａ８〜Ａｌｏにそれぞれフィード
バック接続し、アドレス入力Ａ。−Ａ、ｔ−制御入力Ｘ
。
ＯＭ ＋ ＲＡＭ等のメモリＭＲのデータ出力Ｄ５〜Ｄ
７をそのアドレス入力Ａ８〜Ａｌｏにそれぞれフィード
バック接続し、アドレス入力Ａ。−Ａ、ｔ−制御入力Ｘ
。
〜Ｘ７とするとともにデータ出力り。−Ｄ、１に制御出
方とじ、メモリＭＲのアドレス入力Ａ。−Ａｌｏとデー
タ出力り。−Ｄ７とがそれぞれ論理回路の入出力とみな
せるようにメモリＭＲｉ予めプログラムしている。
方とじ、メモリＭＲのアドレス入力Ａ。−Ａｌｏとデー
タ出力り。−Ｄ７とがそれぞれ論理回路の入出力とみな
せるようにメモリＭＲｉ予めプログラムしている。
このシーケンス制御回路は、メモリＭＲＫフィードバッ
ク経路が３本あるため、メモリＭＲ内で自己保持°回路
を最大３個作ることができ、したがって、制御人力Ｘ。
ク経路が３本あるため、メモリＭＲ内で自己保持°回路
を最大３個作ることができ、したがって、制御人力Ｘ。
−ｘ７に対して任意に制御出力Ｙ。
〜Ｙ７のうち３個を自己保持可能とすることができる０
つぎに、このシーケンス制御回路の具体的な動作につい
て説明する０ （１） アドレス入力Ａ。−Ａよ。により選択される
アドレスのうち、アドレス入力Ａ０．Ａよ、Ａ２ が
すべてｒＨＪとなるメモリＭＲのすべてのアドレスにデ
ータ出力Ｄ０がｒＬＪとなるデータを書き込むとともに
。
て説明する０ （１） アドレス入力Ａ。−Ａよ。により選択される
アドレスのうち、アドレス入力Ａ０．Ａよ、Ａ２ が
すべてｒＨＪとなるメモリＭＲのすべてのアドレスにデ
ータ出力Ｄ０がｒＬＪとなるデータを書き込むとともに
。
メモＩＪＭＲのその他のアドレスにデータ出力り。がｒ
ＨＪとなるデータを書き込めば、このシーケンス制御回
路は、第２図に示すよう々３人カナント°回路ＮＡ□と
同じ動作をする０すなわち、アドレス人力Ａ０．Ａよ、
Ａ２がすべてｒＨＪのときだけデータ出力Ｄ０がｒＬＪ
とをり、アドレス入力Ａ。、八〇、Ａ２のうちひとつで
もｒＬＪであるとデータ出力り。がｒＨＪとなる０ （２） アドレス人力Ａ０〜へ〇。により選択される
アドレスのうち、アドレス人力Ａ。、Ａ工、Ａ２ がす
べてｒＬＪと麿るメモリＭＲのすべてのアドレスにデー
タ出力Ｄ□がｒＨＪとなるデータを書き込むとともに。
ＨＪとなるデータを書き込めば、このシーケンス制御回
路は、第２図に示すよう々３人カナント°回路ＮＡ□と
同じ動作をする０すなわち、アドレス人力Ａ０．Ａよ、
Ａ２がすべてｒＨＪのときだけデータ出力Ｄ０がｒＬＪ
とをり、アドレス入力Ａ。、八〇、Ａ２のうちひとつで
もｒＬＪであるとデータ出力り。がｒＨＪとなる０ （２） アドレス人力Ａ０〜へ〇。により選択される
アドレスのうち、アドレス人力Ａ。、Ａ工、Ａ２ がす
べてｒＬＪと麿るメモリＭＲのすべてのアドレスにデー
タ出力Ｄ□がｒＨＪとなるデータを書き込むとともに。
メモリＭＲのその他のアドレスにデータ出力Ｄ工がｒＬ
Ｊとなるデータを書き込めば、このシーケンス制御回路
は、Ｊ１！３図に示すような３人力ノア回路ＮＯ□と同
じ動作をする。すなわち、アドレス入力Ａｏ、Ａ工、Ａ
２のうちひとつでも「Ｈ」であるとデータ出力Ｄ□がｒ
ＬＪとなり、アドレス人力Ａ。、Ａよ、Ａ２がすべてｒ
ＬＪのときだけデータ出力りよが「Ｈ」となる０ （３） アドレス入力Ａ。〜Ａよ。により選択される
アドレスのうち、アドレス人力Ａ。、Ａ工、Ａ工。の組
合わぜがｊｌｌｔｋに示すようになるすべてのアドレス
にそれぞれ対応してデータ出力Ｄ２． Ｄ、がＩＩＩ］
ＮのようになるデータをメモリＭＲに書き込めば、この
シーケンス制御回路は、第４図に示すような２人力オア
回路ＯＲよ、２人力アンド回路ＡＮよおよびノット回路
ＮＴ、 、 ＮＴ２よりなる保持回路と同じ動作をする
。
Ｊとなるデータを書き込めば、このシーケンス制御回路
は、Ｊ１！３図に示すような３人力ノア回路ＮＯ□と同
じ動作をする。すなわち、アドレス入力Ａｏ、Ａ工、Ａ
２のうちひとつでも「Ｈ」であるとデータ出力Ｄ□がｒ
ＬＪとなり、アドレス人力Ａ。、Ａよ、Ａ２がすべてｒ
ＬＪのときだけデータ出力りよが「Ｈ」となる０ （３） アドレス入力Ａ。〜Ａよ。により選択される
アドレスのうち、アドレス人力Ａ。、Ａ工、Ａ工。の組
合わぜがｊｌｌｔｋに示すようになるすべてのアドレス
にそれぞれ対応してデータ出力Ｄ２． Ｄ、がＩＩＩ］
ＮのようになるデータをメモリＭＲに書き込めば、この
シーケンス制御回路は、第４図に示すような２人力オア
回路ＯＲよ、２人力アンド回路ＡＮよおよびノット回路
ＮＴ、 、 ＮＴ２よりなる保持回路と同じ動作をする
。
（以 下 余 白）
第１表
すなわち、アドレス人力Ａ０．Ａよは、通常ともにｒＬ
Ｊであり、もしアドレス入力Ａ。ρｆ ｒ）ＩＪとなる
と、データ出力り、がｒＨＪでデータ出力Ｄ２力にｒＬ
ＪとなるＯその後、アドレス入力へ〇がｒＬＩに復帰し
てもアドレス入力Ａよ。がｒＨＪであるため、データ出
力Ｄ７はｒＨＪの状態を保ち、データ出力Ｄ２Ｆｉ「Ｌ
」の状態を保つ。つぎに、アドレス入力へ〇が「ＨＪと
なると、データ出力Ｄ７がｒＬＪでデータ出力Ｄ２力Ｅ
ｒＨＪとなるＯその後、アドレス入力Ａ＊ｒｒＬＪに復
帰してもアト。
Ｊであり、もしアドレス入力Ａ。ρｆ ｒ）ＩＪとなる
と、データ出力り、がｒＨＪでデータ出力Ｄ２力にｒＬ
ＪとなるＯその後、アドレス入力へ〇がｒＬＩに復帰し
てもアドレス入力Ａよ。がｒＨＪであるため、データ出
力Ｄ７はｒＨＪの状態を保ち、データ出力Ｄ２Ｆｉ「Ｌ
」の状態を保つ。つぎに、アドレス入力へ〇が「ＨＪと
なると、データ出力Ｄ７がｒＬＪでデータ出力Ｄ２力Ｅ
ｒＨＪとなるＯその後、アドレス入力Ａ＊ｒｒＬＪに復
帰してもアト。
レス人力Ａ。、Ａよ、Ａｏ。がすべて「ＬＪであるので
、データ出力Ｄ７けｒＬＪの状１ｍを保ち、データ出力
Ｄ２はｒＨＪの状１ｍを保つ０ （４） アドレス入力人。−ＡｌｏＫより選択される
アドレスのうち、アドレス入力Ａ。、Ａよ、Ａ、の組合
わせが第２表に示すようになるすべてのアドレスにそれ
ぞれ対応してデータ出力Ｄ３． Ｄ６が第２表のように
なるデータをメモリＭＨに書き込めば、このシーケンス
制御回路は、第５図に示すような２人力アンド回路ＡＮ
２． ＡＮ３． ２人力オア回路ＯＲ２およびノット回
路ＮＴ３． ＮＴ、よりなるデータ記憶回路と同じ動作
をする。
、データ出力Ｄ７けｒＬＪの状１ｍを保ち、データ出力
Ｄ２はｒＨＪの状１ｍを保つ０ （４） アドレス入力人。−ＡｌｏＫより選択される
アドレスのうち、アドレス入力Ａ。、Ａよ、Ａ、の組合
わせが第２表に示すようになるすべてのアドレスにそれ
ぞれ対応してデータ出力Ｄ３． Ｄ６が第２表のように
なるデータをメモリＭＨに書き込めば、このシーケンス
制御回路は、第５図に示すような２人力アンド回路ＡＮ
２． ＡＮ３． ２人力オア回路ＯＲ２およびノット回
路ＮＴ３． ＮＴ、よりなるデータ記憶回路と同じ動作
をする。
（以 下 余 白）
館 ２ 表
すなわち、アドレス入力Ａよが「Ｈ」となったときに、
アドレス入力Ａ。がｒＨＪならばデータ出力Ｄ６ａ；ｒ
ＨＪでデータ出力Ｄ３がｒＬＪと毫り、またアドレス人
力Ａ２がｒＬＪならばデータ比力Ｄ５がｒＬＪでデータ
出力Ｄ３がｒＨＪとなり、データ出力Ｄ６２）！７ト°
レス入力ＡｇＫ接続されているため、アドレス入力Ａｌ
力ＥｒＬＪとなった後もアドレス入力人力１ｒＪであっ
たときのデータ出力Ｄ３．Ｄ６の秋ＩＩｔ−記憶してい
ることになる０ （５） アドレス人力Ａ。−Ａよ。により選択される
アドレスのうち、アドレス人力Ａ０． Ａ１． Ａ２．
Ａ３の組合わせが第３表に示すようになるすべてのア
ドレスにそれぞれ対応してデータ出力り。、Ｄよ、Ｄ２
が第３表のようになるデータをメモリＭＲに書き込めば
、このシーケンス制御回路は、第６図に示すよウナエク
スクルーシブオア回路ＥＸよ、 ＥＸ２．２ 人力ナン
ド回路ＮＡ２およびノット回路ＮＴ５． ＮＴ６よりな
る比較回路と同じ動作をする０ （以 下 余 白） 第３表 すなわち、データ出力り。Ｆｉ、アドレス人力Ａｏ、Ａ
よ。
アドレス入力Ａ。がｒＨＪならばデータ出力Ｄ６ａ；ｒ
ＨＪでデータ出力Ｄ３がｒＬＪと毫り、またアドレス人
力Ａ２がｒＬＪならばデータ比力Ｄ５がｒＬＪでデータ
出力Ｄ３がｒＨＪとなり、データ出力Ｄ６２）！７ト°
レス入力ＡｇＫ接続されているため、アドレス入力Ａｌ
力ＥｒＬＪとなった後もアドレス入力人力１ｒＪであっ
たときのデータ出力Ｄ３．Ｄ６の秋ＩＩｔ−記憶してい
ることになる０ （５） アドレス人力Ａ。−Ａよ。により選択される
アドレスのうち、アドレス人力Ａ０． Ａ１． Ａ２．
Ａ３の組合わせが第３表に示すようになるすべてのア
ドレスにそれぞれ対応してデータ出力り。、Ｄよ、Ｄ２
が第３表のようになるデータをメモリＭＲに書き込めば
、このシーケンス制御回路は、第６図に示すよウナエク
スクルーシブオア回路ＥＸよ、 ＥＸ２．２ 人力ナン
ド回路ＮＡ２およびノット回路ＮＴ５． ＮＴ６よりな
る比較回路と同じ動作をする０ （以 下 余 白） 第３表 すなわち、データ出力り。Ｆｉ、アドレス人力Ａｏ、Ａ
よ。
きにｒＬＪとなり、またアドレス入力Ａ０． Ａよ、Ａ
２゜Ａ３がそれ以外の状態であるときにｒＨＪとなる。
２゜Ａ３がそれ以外の状態であるときにｒＨＪとなる。
データ出力Ｄｌは、アドレス入力Ａ。、Ａよがともにｒ
ＬＪもしくけともにｒＨＪであるときにｒＬＪとなり、
アドレス入力Ａ。、Ａ□が十れ以外の状態であるときに
ｒＨＪとなる。データ出力Ｄ２は、アドレス人力Ａ２゜
Ａ３がと４にｒＬＪもしくけともにｒＨＪであるときに
ｒＬＪとなシ、アドレス人力Ａ２．Ａ３がそれ以りの状
態であるときＫｒＨＪとなる。
ＬＪもしくけともにｒＨＪであるときにｒＬＪとなり、
アドレス入力Ａ。、Ａ□が十れ以外の状態であるときに
ｒＨＪとなる。データ出力Ｄ２は、アドレス人力Ａ２゜
Ａ３がと４にｒＬＪもしくけともにｒＨＪであるときに
ｒＬＪとなシ、アドレス人力Ａ２．Ａ３がそれ以りの状
態であるときＫｒＨＪとなる。
このような構成にすれば、メモリＭＲのデータを書き換
えるだけで多種多様の制御を行なえるプログラマブルな
シーケンサリレーが簡単に実現できる。また、メモリＭ
Ｈのみで構成される友め。
えるだけで多種多様の制御を行なえるプログラマブルな
シーケンサリレーが簡単に実現できる。また、メモリＭ
Ｈのみで構成される友め。
部品点数が少なく、小型で、かつ安価に信頼性の高いシ
ーケンス制御を行なえる。また、プログラマブルなシー
ケンス制御でありながら、マイクロコンビエータを使用
するものと違って応答速度の高い制御を行なえる。
ーケンス制御を行なえる。また、プログラマブルなシー
ケンス制御でありながら、マイクロコンビエータを使用
するものと違って応答速度の高い制御を行なえる。
このような提案例のものけ、自己保持可能な３個の制御
出力例えばＹ５〜Ｙ７を得る友めにメモリ鹿の３個のデ
ータ出力Ｄ５〜Ｄ７ｔ−３個のアドレス入力Ａ８〜Ａ１
０にフィードバックしているが、３個だけでは少く、制
御出力Ｙ４をさらに自己保持可能にしようとすればデー
タ出力り、ｔ−アドレス入力Ａ７に破線で示すようにフ
ィードバックしなければならず。
出力例えばＹ５〜Ｙ７を得る友めにメモリ鹿の３個のデ
ータ出力Ｄ５〜Ｄ７ｔ−３個のアドレス入力Ａ８〜Ａ１
０にフィードバックしているが、３個だけでは少く、制
御出力Ｙ４をさらに自己保持可能にしようとすればデー
タ出力り、ｔ−アドレス入力Ａ７に破線で示すようにフ
ィードバックしなければならず。
その結果、アドレス入力Ａ７Ｆ′ｉ制御入力としては使
用できなくなり、すなわち、自己保持可能な制御出力数
を増加させようとすれば制御入力数が減少するという問
題がある。その結果、制御出力数と制御入力数との比は
現状でも１対１（理想的には１対２程度）であるのがさ
らに悪化するため、使用範囲が制限されると七になる。
用できなくなり、すなわち、自己保持可能な制御出力数
を増加させようとすれば制御入力数が減少するという問
題がある。その結果、制御出力数と制御入力数との比は
現状でも１対１（理想的には１対２程度）であるのがさ
らに悪化するため、使用範囲が制限されると七になる。
したがって、この発明の目的は、制御入力数を減少させ
ることなく自己保持可能な制御出力数を増加させること
ができるシーケンス制御回路を提供することである〇 この発明の一実施例ｔ−第７図に示す０すなわち、この
シーケンス制御回路は、ＲＯＭやＲＡＭ等のメモリＭＲ
のデータ出力Ｄ５〜Ｄ７をアドレス入力Ａ１〜Ａｌ。
ることなく自己保持可能な制御出力数を増加させること
ができるシーケンス制御回路を提供することである〇 この発明の一実施例ｔ−第７図に示す０すなわち、この
シーケンス制御回路は、ＲＯＭやＲＡＭ等のメモリＭＲ
のデータ出力Ｄ５〜Ｄ７をアドレス入力Ａ１〜Ａｌ。
にそれぞれフィードバック接続するとともに、ＲＯＭ−
？ＲＡＭ等のメモリＭＲ’のデータ出力り。′−Ｄ３′
をアドレス人力Ａ。′〜Ａ３′にそれぞれフィードバッ
ク接続し、メモリＭＲのデータ出力り。−Ｄ３をメモリ
■′のアドレス入力Ａ７′〜Ａよ。′にそれぞれ接続し
、メモリＭＲ’のアドレス入力Ａ４＋、 Ａ、ｌ 、
Ａ６１をメモリＭＨのアドレス入力Ａ２．Ａよ、Ａｏと
それぞれ共通接続し、アドレス入力Ａ。〜Ａ、ｔ−それ
ぞれ制御人力Ｘ。−Ｘ７とし、デー４出力Ｄ４′−Ｄ、
’、 Ｄ、−Ｄ７をそれぞれ制御出力Ｙ。−Ｙ７とし、
メモリＭＲ，ＭＲ’のアドレス人力Ａ。〜ＡＮｏ ”Ｏ
”ＡＩＯ’とデータ出力り。−Ｄワ、Ｄ。′−Ｄ７′と
がそれぞれ論理回路の入出力とみなせるようにメモリＭ
Ｒ，ＭＲ’に予めプログラムしている０この場合。
？ＲＡＭ等のメモリＭＲ’のデータ出力り。′−Ｄ３′
をアドレス人力Ａ。′〜Ａ３′にそれぞれフィードバッ
ク接続し、メモリＭＲのデータ出力り。−Ｄ３をメモリ
■′のアドレス入力Ａ７′〜Ａよ。′にそれぞれ接続し
、メモリＭＲ’のアドレス入力Ａ４＋、 Ａ、ｌ 、
Ａ６１をメモリＭＨのアドレス入力Ａ２．Ａよ、Ａｏと
それぞれ共通接続し、アドレス入力Ａ。〜Ａ、ｔ−それ
ぞれ制御人力Ｘ。−Ｘ７とし、デー４出力Ｄ４′−Ｄ、
’、 Ｄ、−Ｄ７をそれぞれ制御出力Ｙ。−Ｙ７とし、
メモリＭＲ，ＭＲ’のアドレス人力Ａ。〜ＡＮｏ ”Ｏ
”ＡＩＯ’とデータ出力り。−Ｄワ、Ｄ。′−Ｄ７′と
がそれぞれ論理回路の入出力とみなせるようにメモリＭ
Ｒ，ＭＲ’に予めプログラムしている０この場合。
メモリＭｉ１１．アドレス人力Ａ３〜Ａ６がそのままデ
ータ出力り。〜Ｄ３として出力されるようにプログラム
してあり、制御人力Ｘ３〜ｘ６ヲアドレス人力Ａ７′−
Ａ□０′を通してメモリＭＲ’にも加えることができる
ようにしている。
ータ出力り。〜Ｄ３として出力されるようにプログラム
してあり、制御人力Ｘ３〜ｘ６ヲアドレス人力Ａ７′−
Ａ□０′を通してメモリＭＲ’にも加えることができる
ようにしている。
このシーケンス制御回路は、メモリＭＲにフィードバッ
ク経路が３本あるため、メモリＭＲ内で自己保持回路を
最大３個作ることができ、したがって、制御人力ｘ０〜
Ｘ、に対して任意に制御出力Ｙ４〜Ｙ７のうち３個を自
己保持可能とすることができ。
ク経路が３本あるため、メモリＭＲ内で自己保持回路を
最大３個作ることができ、したがって、制御人力ｘ０〜
Ｘ、に対して任意に制御出力Ｙ４〜Ｙ７のうち３個を自
己保持可能とすることができ。
ま次メモリＭＲ’にフィードバック経路が４本あるため
メモリＭＲ’内で自己保持回路を最大４個作ることがで
き、したがって制御入力Ａ。〜Ａ６に対して任意に制御
出力Ｙ。−Ｙ３を自己保持可能とすることができる０ま
友、メモリＭＲのデータ出力り。−Ｄ３のいずれか一つ
が制御人力Ｘ、を含む論理出力を発生するようにメモリ
ＭＲをプログラムしておけば、制御人力Ｘ。−Ｘ、に対
して任意に制御出力Ｙ０〜Ｙ３ヲ自己保持可能とするこ
とができる。例えば、９８図に示すような制御回路を実
現しようとすれば。
メモリＭＲ’内で自己保持回路を最大４個作ることがで
き、したがって制御入力Ａ。〜Ａ６に対して任意に制御
出力Ｙ。−Ｙ３を自己保持可能とすることができる０ま
友、メモリＭＲのデータ出力り。−Ｄ３のいずれか一つ
が制御人力Ｘ、を含む論理出力を発生するようにメモリ
ＭＲをプログラムしておけば、制御人力Ｘ。−Ｘ、に対
して任意に制御出力Ｙ０〜Ｙ３ヲ自己保持可能とするこ
とができる。例えば、９８図に示すような制御回路を実
現しようとすれば。
Ｄ□＝Ｘ４・Ｘ７となるようにメモリＭＲｔ−プログラ
ムしておけばよい０ なお、メモリＭ Ｒ、ＭＲ’のそれぞれのフィードバッ
ク経路は第７図のものに限定されることはなく、データ
出力−アドレス入力間の組合わせは任意に選ぶことがで
きる０ま次、メモリＭＲの出力からメモＩＪ ＭＲ’の
入力へ連絡する経路吃任意に選択することができ、また
メモリＭＲの入力とメモ９ＭＲ’の入力とを共通接続す
る組合わせも任意に選択することができる。また、メモ
リＭ Ｒ、ＭＲ’としては、容量の異々るものを組合わ
せてもよい。
ムしておけばよい０ なお、メモリＭ Ｒ、ＭＲ’のそれぞれのフィードバッ
ク経路は第７図のものに限定されることはなく、データ
出力−アドレス入力間の組合わせは任意に選ぶことがで
きる０ま次、メモリＭＲの出力からメモＩＪ ＭＲ’の
入力へ連絡する経路吃任意に選択することができ、また
メモリＭＲの入力とメモ９ＭＲ’の入力とを共通接続す
る組合わせも任意に選択することができる。また、メモ
リＭ Ｒ、ＭＲ’としては、容量の異々るものを組合わ
せてもよい。
このように構成し九結果、制御入力数を減少させること
なく自己保持町＃！な制御出力数を増加させることがで
きる０首た、メモリＭＲ’のデータ出力り。−Ｄ３を制
御出力として取出すことにより全体的な制御出力数を増
加させることもできる。
なく自己保持町＃！な制御出力数を増加させることがで
きる０首た、メモリＭＲ’のデータ出力り。−Ｄ３を制
御出力として取出すことにより全体的な制御出力数を増
加させることもできる。
この発明の他の実施例を第９図に示す。すなわち、この
シーケンス制御回路は、第７図のメモリＭＲのアドレス
人力Ａ２とメモリＭＲ’のアドレス人力Ａ、とを分離し
、アドレス人力Ａ４をブロック制御人力２とし、このブ
ロック制御人力２の状態変化に応じて制御出力Ｙ。−Ｙ
３の状態が同時に変化するようにメモリＭＲ’をプログ
ラムしている。例えば。
シーケンス制御回路は、第７図のメモリＭＲのアドレス
人力Ａ２とメモリＭＲ’のアドレス人力Ａ、とを分離し
、アドレス人力Ａ４をブロック制御人力２とし、このブ
ロック制御人力２の状態変化に応じて制御出力Ｙ。−Ｙ
３の状態が同時に変化するようにメモリＭＲ’をプログ
ラムしている。例えば。
アドレス人力Ａ。′〜Ａ□。′により選択されるアドレ
スのうち、アドレス人力Ａ、’−Ａ６カ１１ｉＥ４Ｎに
示すようになるすべてのアドレスにそれぞれ対応してデ
ータ出力Ｄ４〜Ｄ７が第４表のようになるデータをメモ
リＭＲ’に書き込めば、ブロック制御人力２が「１」の
ときＫＦｉ制御人力人力、Ｘ２に従った制御出力Ｙ０〜
・Ｙ３を発生しブロック制御人力２が「０」のときには
制御人力Ｘよ、ｘ２の状態に関係なく制御出力Ｙ。〜Ｙ
３をすべてｒＯＪにすることができる。
スのうち、アドレス人力Ａ、’−Ａ６カ１１ｉＥ４Ｎに
示すようになるすべてのアドレスにそれぞれ対応してデ
ータ出力Ｄ４〜Ｄ７が第４表のようになるデータをメモ
リＭＲ’に書き込めば、ブロック制御人力２が「１」の
ときＫＦｉ制御人力人力、Ｘ２に従った制御出力Ｙ０〜
・Ｙ３を発生しブロック制御人力２が「０」のときには
制御人力Ｘよ、ｘ２の状態に関係なく制御出力Ｙ。〜Ｙ
３をすべてｒＯＪにすることができる。
第 ４ ！！
ナオ、全体の一斉制御はチッグセレク） 端子を使って
行なうことができる。
行なうことができる。
このように構成し次結果、制御入力数を減少させること
なくブロック制御を行なうことができる◎その他の効果
は前述の実施例と同様である。
なくブロック制御を行なうことができる◎その他の効果
は前述の実施例と同様である。
以上のように、この第１の発明のシーケンス制御回路は
、第１のメモリの１ｇ１デ一タ出力群をその第１アドレ
ス入力群に１対１対応してフィードバック接続するとと
もに、第２のメモリの第１データ出力群をその＃！１ア
ドレス入力！＃に１対１対応してフィードバック接続し
、前記＠１のメモリのｌｓ２アドレス入力群と前記第２
のメモリの第２アドレス入力群とをそれぞれ共通接続し
、前記第１のメモリの第２データ出力群を前記第２のメ
モリの＠３アドレス入力群に１対１対応して接続し、前
記Ｊ１１および＃！２のメモリをそれらの全アドレス入
力と全データ出力とがそれぞれ論理回路の入出力とみな
せるように前記第１および第２のメモＶｔプログラムし
たので、制御入力数を減少させることなく、自己保持可
能な制御出力数を増加させることができ、第２の発明は
、さらに第２のメモリの独立し九一つのアドレス入力を
ブロック制御人力とするときもに、ブロック制御入力の
状態に化に応じて第２のメモリのデータ出力のすべてが
同時に状態変化するように第２のメモリをプログラムし
た友め、一つのブロックを一斉に制御することができる
という効果がある。
、第１のメモリの１ｇ１デ一タ出力群をその第１アドレ
ス入力群に１対１対応してフィードバック接続するとと
もに、第２のメモリの第１データ出力群をその＃！１ア
ドレス入力！＃に１対１対応してフィードバック接続し
、前記＠１のメモリのｌｓ２アドレス入力群と前記第２
のメモリの第２アドレス入力群とをそれぞれ共通接続し
、前記第１のメモリの第２データ出力群を前記第２のメ
モリの＠３アドレス入力群に１対１対応して接続し、前
記Ｊ１１および＃！２のメモリをそれらの全アドレス入
力と全データ出力とがそれぞれ論理回路の入出力とみな
せるように前記第１および第２のメモＶｔプログラムし
たので、制御入力数を減少させることなく、自己保持可
能な制御出力数を増加させることができ、第２の発明は
、さらに第２のメモリの独立し九一つのアドレス入力を
ブロック制御人力とするときもに、ブロック制御入力の
状態に化に応じて第２のメモリのデータ出力のすべてが
同時に状態変化するように第２のメモリをプログラムし
た友め、一つのブロックを一斉に制御することができる
という効果がある。
Ｉｒ１図は提案例のブロック図、第２図ないし第６図は
その等価回路図、第７図はこの発明の一実施例のブロッ
ク図、第８図はその等価回路図、第９図はこの発明の他
の実施例のブロック図であるＯＭＲ、ＭＲ′・メモリ”
０−Ａ１０’ ＡＯ’〜ＡＩＯ”・・アドレス入力−Ｄ
Ｏ”’−Ｄ７ ’ ＤＯ”Ｄ７””データ出力、Ｘｏ−
Ｘ７・・・制御入力、Ｙｏ−Ｙ７・・制御出力 第１図 第８図 第７図 手続補正書（自発） 昭和５７年３ 月２４、月 １．１□ｒ、−１８，′″″ １、事件の表示 昭和５６ 年 特 許 願第１５１８２７号２、発明の
名称 シーケンス制御回路 ３、補正をする者 事件との関係 出願人 住 所 大阪府門真市大字門真１０４８番地名 称 （
５８３）松下電工株式会社 自発補正 ６、補正の対象 明細書 （１）明細書第４頁第１９行目ないし第２０行目、「制
御出力Ｙ。−Ｙ７のうち」とあるを「制御出力Ｙ５〜Ｙ
７の」と訂正する。 （２）明細書第１５頁第２行目ないし第３行目、「制御
出力Ｙ４〜Ｙ７のうち」とあるを「制御出力Ｙ５〜Ｙ７
の」と訂正する。 （３）明細書ｇＦＪ１６頁第１８行目、「アドレス入力
ＡＩ４〜Ａ６Ｊとあるを「アドレス入力ＡＩ４〜ｈＱ
Ｊと訂正する。 （４）明細書第１６頁第２０行目、「出力Ｄ４〜Ｄ７Ｊ
とあるを「出力ＤＳ〜Ｄ６」と訂正する。 （５） 明細書第１７頁第２行目、「制御入力Ｘ工、
ｘ２」とあるを「制御人力ｘ１〜ｘ６」と訂正する。 （６） 明細書第１７頁第４行目、「制御入力ｘｌ＃
ｘ２」とあるを「制御人力ｘ１〜Ｘ６Ｊと訂正する。 （７） 明細書第１７頁の第４表を別紙のとおり訂正
する。
その等価回路図、第７図はこの発明の一実施例のブロッ
ク図、第８図はその等価回路図、第９図はこの発明の他
の実施例のブロック図であるＯＭＲ、ＭＲ′・メモリ”
０−Ａ１０’ ＡＯ’〜ＡＩＯ”・・アドレス入力−Ｄ
Ｏ”’−Ｄ７ ’ ＤＯ”Ｄ７””データ出力、Ｘｏ−
Ｘ７・・・制御入力、Ｙｏ−Ｙ７・・制御出力 第１図 第８図 第７図 手続補正書（自発） 昭和５７年３ 月２４、月 １．１□ｒ、−１８，′″″ １、事件の表示 昭和５６ 年 特 許 願第１５１８２７号２、発明の
名称 シーケンス制御回路 ３、補正をする者 事件との関係 出願人 住 所 大阪府門真市大字門真１０４８番地名 称 （
５８３）松下電工株式会社 自発補正 ６、補正の対象 明細書 （１）明細書第４頁第１９行目ないし第２０行目、「制
御出力Ｙ。−Ｙ７のうち」とあるを「制御出力Ｙ５〜Ｙ
７の」と訂正する。 （２）明細書第１５頁第２行目ないし第３行目、「制御
出力Ｙ４〜Ｙ７のうち」とあるを「制御出力Ｙ５〜Ｙ７
の」と訂正する。 （３）明細書ｇＦＪ１６頁第１８行目、「アドレス入力
ＡＩ４〜Ａ６Ｊとあるを「アドレス入力ＡＩ４〜ｈＱ
Ｊと訂正する。 （４）明細書第１６頁第２０行目、「出力Ｄ４〜Ｄ７Ｊ
とあるを「出力ＤＳ〜Ｄ６」と訂正する。 （５） 明細書第１７頁第２行目、「制御入力Ｘ工、
ｘ２」とあるを「制御人力ｘ１〜ｘ６」と訂正する。 （６） 明細書第１７頁第４行目、「制御入力ｘｌ＃
ｘ２」とあるを「制御人力ｘ１〜Ｘ６Ｊと訂正する。 （７） 明細書第１７頁の第４表を別紙のとおり訂正
する。
Claims (2)
- （１） 第１のメモリの第１データ出力＃をその第１
アドレス入力群に１対１対応してフィードバック接続す
るとと−に、＃Ｉ２のメモリの第１データ出力群をその
第１アドレス入力群に１対１対応してフィードバック接
続し、前記［１のメモリの第２アドレス入力群と前記Ｊ
Ｉ２のメモリの＃Ｉ２アドレス入力群とをそれぞれ共通
接続し、前記第１のメモリのＪＩＩ２データ出力群を前
記第２のメモリのＪｉ３Ｉ３アドレス入力群対１対応し
て接続し、前記第１および第２のメモリをそれらの全ア
ドレス入力と全データ出力とがそれぞれ論理回路の入出
力とみなせるように前記第１および＃！２のメモリをプ
ログラムしたシーケンス制御回路。 - （２） 綱】のメモリの＃！１データ出力出力子の第
１アドレス入力群に１対１対応してフィートノ（ツタ接
続するとともに、継２のメモリの第１データ田方群を七
の第１アドレス入力群に１対１対応してフィードバック
接続し、前記第１のメモリの第２アドレス入力群と前記
第２のメモリの１ｓ２アドレス入力群とをそれぞれ共通
接続し、前記第１のメモリの第２データ出力群を前記＃
！２のメモリの＠３アドレス入力群に１対ｌ対応して接
続し、前記１ＩＥ２のメモリの独立した一つのアドレス
入力をプロツク制御入力とし、前記ＪＩ］のメモリｔ−
七の全アドレス入力と全データ出力とがそれぞれ論理回
路の入出力とみなぜるように前記第１のメモリをプログ
ラムし、前記第２のメモリをその全アドレス入力と全デ
ータ出力とがそれぞれ論理回路の入出力とみなせるとと
もに前記ブＯ，り制御入力の状Ｍ変化に応じて８１２の
メモリの全データ出力が同時に状態変化するように前記
第２のメモリをプログラムしたシーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182781A JPS5851302A (ja) | 1981-09-22 | 1981-09-22 | シ−ケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182781A JPS5851302A (ja) | 1981-09-22 | 1981-09-22 | シ−ケンス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851302A true JPS5851302A (ja) | 1983-03-26 |
Family
ID=15527174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15182781A Pending JPS5851302A (ja) | 1981-09-22 | 1981-09-22 | シ−ケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851302A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175875A (ja) * | 1985-01-31 | 1986-08-07 | Mitsubishi Electric Corp | 文書読取り装置 |
| JPS61193277A (ja) * | 1985-02-20 | 1986-08-27 | Mitsubishi Electric Corp | 文書読取装置 |
| JPH0744840U (ja) * | 1995-03-17 | 1995-11-28 | 大倉電気株式会社 | 多重設定形調節計 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100745A (en) * | 1977-02-15 | 1978-09-02 | Mitsubishi Electric Corp | Logic circuit |
| JPS5519295B2 (ja) * | 1973-04-17 | 1980-05-24 |
-
1981
- 1981-09-22 JP JP15182781A patent/JPS5851302A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519295B2 (ja) * | 1973-04-17 | 1980-05-24 | ||
| JPS53100745A (en) * | 1977-02-15 | 1978-09-02 | Mitsubishi Electric Corp | Logic circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61193277A (ja) * | 1985-02-20 | 1986-08-27 | Mitsubishi Electric Corp | 文書読取装置 |
| JPH0744840U (ja) * | 1995-03-17 | 1995-11-28 | 大倉電気株式会社 | 多重設定形調節計 |
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