JPS6059595A - 符号化回路 - Google Patents
符号化回路Info
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- JPS6059595A JPS6059595A JP58168601A JP16860183A JPS6059595A JP S6059595 A JPS6059595 A JP S6059595A JP 58168601 A JP58168601 A JP 58168601A JP 16860183 A JP16860183 A JP 16860183A JP S6059595 A JPS6059595 A JP S6059595A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、連想メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓ
ｓａｂｌｅＭｅｍｏす： ＣＡＭ）等の複数の一致アド
レス信号をある順番にエンコードして行き、バイナリ−
のアドレス出力を得るために使用する優先度付アドレス
エンコーダの簡単な回路構成を与えるものである０ 従来例の構成とその問題点 ＣＡＭの基本機能は通常のメモリとは逆に参照データを
入力し、その参照データと一致したデータが記憶されて
いるワードのアドレスを出カスるものであるが、複数の
ワードで一致が得られた場合に、普通のエンコーダでは
正しいエンコード出力が得られない＾即ち、通常のバイ
ナリ−エンコーダに信号を印加する前に適当な順番をつ
けて、１つの信号だけがＯＮ電位になり、クロック信号
で同期をとって順次切り替えて出力する様にせねばなら
ない。
ｓａｂｌｅＭｅｍｏす： ＣＡＭ）等の複数の一致アド
レス信号をある順番にエンコードして行き、バイナリ−
のアドレス出力を得るために使用する優先度付アドレス
エンコーダの簡単な回路構成を与えるものである０ 従来例の構成とその問題点 ＣＡＭの基本機能は通常のメモリとは逆に参照データを
入力し、その参照データと一致したデータが記憶されて
いるワードのアドレスを出カスるものであるが、複数の
ワードで一致が得られた場合に、普通のエンコーダでは
正しいエンコード出力が得られない＾即ち、通常のバイ
ナリ−エンコーダに信号を印加する前に適当な順番をつ
けて、１つの信号だけがＯＮ電位になり、クロック信号
で同期をとって順次切り替えて出力する様にせねばなら
ない。
優先度付アドレスエンコーダの持つべき機能を第１図を
用いて説明すると以下の様になる。ここで、？（Ｉ Ｉ
Ｉ Ｉ ）を入力信号ベクトル、３’ ２’ １’
０ ０（０３１Ｕ２，０１＋００Ｊ？１ｍ甲間出刃１片方ベ
クトル、Ａ（Ａ３．Ａ２．Ａ１．Ａｏ） を最終出方信
号ベクトルっまり出力アドレスと１７、入力信号の優先
度はＩ３〉Ｉ２〉Ｉ１〉■。 であるとする。一方、ｃ
ｌ は七ソト端子、Ｃ２はクロック信号端子である。
用いて説明すると以下の様になる。ここで、？（Ｉ Ｉ
Ｉ Ｉ ）を入力信号ベクトル、３’ ２’ １’
０ ０（０３１Ｕ２，０１＋００Ｊ？１ｍ甲間出刃１片方ベ
クトル、Ａ（Ａ３．Ａ２．Ａ１．Ａｏ） を最終出方信
号ベクトルっまり出力アドレスと１７、入力信号の優先
度はＩ３〉Ｉ２〉Ｉ１〉■。 であるとする。一方、ｃ
ｌ は七ソト端子、Ｃ２はクロック信号端子である。
この機能は、ますセｙ）端子Ｃ１に印加される信号によ
って全体をリセットし、次にクロック信号入力端子Ｃ２
に印加されるクロック信号に同期して優先度の高い順に
順次アドレスが出力されるというものである。ここで了
→ｄの変換は次に述べる規則に従って行なわれる。
って全体をリセットし、次にクロック信号入力端子Ｃ２
に印加されるクロック信号に同期して優先度の高い順に
順次アドレスが出力されるというものである。ここで了
→ｄの変換は次に述べる規則に従って行なわれる。
１ 人力信号ベクトルの要素中に論理「１」が１箇所だ
け存在するかまたは存在し々いとき、２ 人力信号ベク
トルの要素中に論理「１」が２箇所以上存在するとき、
例えばＩ、、Ｉ、、Ｉ□の３箇所が論理「１」であり、
ｉ＞＋＞ｋとすると、 ０＝（０，・・・、０，１ 、Ｏ，・・・Ｏ）（第１ク
ロツク） 一ζ啼 ６ベージ ↑ ６゜ ５＝（ｏ、・・・、ｏ、ｉ、飢−、Ｏ）（第２クロツク
）↑ Φ 】 ０＝（ｏ、・・・、０，１ 、Ｏ，・・・、０）（第３
クロツク）↑ （５に 以上を１とめると、出力信号ベクトルの要素として論理
「１」は１箇所以下しか含まれず、入力信号ベクトルの
要素中に論理「１」が複数箇所存在していても、クロッ
ク信号に従って優先度の高い順に出力されるというもの
である。
け存在するかまたは存在し々いとき、２ 人力信号ベク
トルの要素中に論理「１」が２箇所以上存在するとき、
例えばＩ、、Ｉ、、Ｉ□の３箇所が論理「１」であり、
ｉ＞＋＞ｋとすると、 ０＝（０，・・・、０，１ 、Ｏ，・・・Ｏ）（第１ク
ロツク） 一ζ啼 ６ベージ ↑ ６゜ ５＝（ｏ、・・・、ｏ、ｉ、飢−、Ｏ）（第２クロツク
）↑ Φ 】 ０＝（ｏ、・・・、０，１ 、Ｏ，・・・、０）（第３
クロツク）↑ （５に 以上を１とめると、出力信号ベクトルの要素として論理
「１」は１箇所以下しか含まれず、入力信号ベクトルの
要素中に論理「１」が複数箇所存在していても、クロッ
ク信号に従って優先度の高い順に出力されるというもの
である。
以上の様にして得られた中間出力信号ベクトル０が第１
図のＹのアドレスエンコーダによりエンコードされる。
図のＹのアドレスエンコーダによりエンコードされる。
このエンコーダは通常のもので５、が論理「１」 であ
ればｉの２進化符号が出ヵア 。
ればｉの２進化符号が出ヵア 。
される。例えば、０１が論理「１」即ち］・ランジスタ
のＯＮ電位のとき、Ａ１．Ａ２ に接続されたＭＯＳト
ランジスタがＯＮになり、負荷抵抗Ｒ１，Ｒ２を通って
電流が流れ、出力端Ａ４． Ａ２の電位が下がり論理ｒ
ＯＪとなる。一方Ａ。Ｉ−１電位が下がらないので論理
１−１」の状態である。従って、（Ａ２．Ａ１．ＡＯ）
＝ （０，０，１）となる。
のＯＮ電位のとき、Ａ１．Ａ２ に接続されたＭＯＳト
ランジスタがＯＮになり、負荷抵抗Ｒ１，Ｒ２を通って
電流が流れ、出力端Ａ４． Ａ２の電位が下がり論理ｒ
ＯＪとなる。一方Ａ。Ｉ−１電位が下がらないので論理
１−１」の状態である。従って、（Ａ２．Ａ１．ＡＯ）
＝ （０，０，１）となる。
そこで、もｊ〜■→Φの様な変換を行なう機能プロ、り
を経由せずに直接子をエンコーダに印加した場合、複数
の要素が論理「１」のときに正しいアドレス出力が得ら
れないことになる。
を経由せずに直接子をエンコーダに印加した場合、複数
の要素が論理「１」のときに正しいアドレス出力が得ら
れないことになる。
例えば、１１．■２が論理「１」の場合、機能ブロック
Ｘを経由しないと（Ａ２．Ａ１．Ａｏ） −（ｏ、ｏ、
ｏ）となり誤動作をする。従来この様な変換機能を持っ
た比較的簡単な回路がなく、優先度付アドレスエンコー
ダを構成するのは不可能に近く、可能であっても大変複
雑なものとなっていた。
Ｘを経由しないと（Ａ２．Ａ１．Ａｏ） −（ｏ、ｏ、
ｏ）となり誤動作をする。従来この様な変換機能を持っ
た比較的簡単な回路がなく、優先度付アドレスエンコー
ダを構成するのは不可能に近く、可能であっても大変複
雑なものとなっていた。
発明の［］的
本発明は、複数の信号をある決１つだ順にエン１６開口
ＵＧＯ−５９５９５（３） コードＵ２て行きバイナリ−の出力を得るために使用す
る優先度付エンコーダの簡単な回路構成を提供すること
を目的としている。
ＵＧＯ−５９５９５（３） コードＵ２て行きバイナリ−の出力を得るために使用す
る優先度付エンコーダの簡単な回路構成を提供すること
を目的としている。
発明の構成
本発明ｉｄ１、信号入力端子ｉ Ｎ 、信号出力端子Φ
ＵＴ１第１クロック入力端子Ｃ１、第２クロック入力端
子Ｃ２，Ｃ２の反転クロックである第３クロック入力端
子Ｃ３，伝搬制御入力端子Ｐ１、伝搬制御出力端子Ｐ２
、スイッチ回路ｓ１．ｓ２．ｓ３．ｓ４゜ｓ６．ｓ６、
論理積回路（ＡＮＤ）を具備し、上記のものから成る回
路要素の先頭の伝搬制御出力端子Ｐ２を２番目の要素の
伝搬制御人力Ｐ１に接続し、２番目以降の前記要素の伝
搬制御出力を次段の前記要素の伝搬制御入力に次々に接
続し、最後の前記要素の伝搬制御出力端を開放とし、全
体として前記要素の数と同数の入力端子と出力端子を持
つものである。
ＵＴ１第１クロック入力端子Ｃ１、第２クロック入力端
子Ｃ２，Ｃ２の反転クロックである第３クロック入力端
子Ｃ３，伝搬制御入力端子Ｐ１、伝搬制御出力端子Ｐ２
、スイッチ回路ｓ１．ｓ２．ｓ３．ｓ４゜ｓ６．ｓ６、
論理積回路（ＡＮＤ）を具備し、上記のものから成る回
路要素の先頭の伝搬制御出力端子Ｐ２を２番目の要素の
伝搬制御人力Ｐ１に接続し、２番目以降の前記要素の伝
搬制御出力を次段の前記要素の伝搬制御入力に次々に接
続し、最後の前記要素の伝搬制御出力端を開放とし、全
体として前記要素の数と同数の入力端子と出力端子を持
つものである。
実施例の説明
本発明の実施例を図面を参照して説明する。第２図はそ
の一実施例を示す図である。
の一実施例を示す図である。
Ｐｌ は伝搬制御入力で、より優先度の高いアドレス（
この例では下方にあるブロック）において、入力信号と
して１″が１箇所でも印加され、アドレスとして出力さ
れた場合Ｉ＋ １１１が伝搬して〈アドレスとして出力
されると、クロックＣ２，Ｃ３に従ってノードＱが０″
にリセットされる。一度リセットされると、スイッチＳ
２の出力保持機能の為、スイッチＳ１ によってセット
される寸でリセット状態を保持し続ける。なおりロック
Ｃ３はクロックＣ２の反転でありその様子を第３図に示
す。
この例では下方にあるブロック）において、入力信号と
して１″が１箇所でも印加され、アドレスとして出力さ
れた場合Ｉ＋ １１１が伝搬して〈アドレスとして出力
されると、クロックＣ２，Ｃ３に従ってノードＱが０″
にリセットされる。一度リセットされると、スイッチＳ
２の出力保持機能の為、スイッチＳ１ によってセット
される寸でリセット状態を保持し続ける。なおりロック
Ｃ３はクロックＣ２の反転でありその様子を第３図に示
す。
第２図の回路の動作は入力信号に従って次の様に分類さ
れる。
れる。
（１） Ｐ１＝” １”でかつスイッチＳ１ によりノ
ードＱが１“にセットされているが、スイッチＳ２．Ｓ
３．Ｓ４によるリセットがまだ行なわれていない場合、 ΦＵＴ＝ｔＮ（Ｑ） １０ペノ ｐ２＝”ｏ” （２） Ｐ１＝ ” １ ”でかつスイフチＳ２．Ｓ３
．Ｓ４によるリセットが完了している場合、 ＯＵＴ ＝ ”Ｏ” Ｒ２−”１′” （３） Ｐ１＝ ” Ｏ”の場合 ΦＵＴ ＝ ”ｏ” Ｒ２−“０′′ 以上の関係を入出力真理値表にしたものが次に示す表１
である。
ードＱが１“にセットされているが、スイッチＳ２．Ｓ
３．Ｓ４によるリセットがまだ行なわれていない場合、 ΦＵＴ＝ｔＮ（Ｑ） １０ペノ ｐ２＝”ｏ” （２） Ｐ１＝ ” １ ”でかつスイフチＳ２．Ｓ３
．Ｓ４によるリセットが完了している場合、 ＯＵＴ ＝ ”Ｏ” Ｒ２−”１′” （３） Ｐ１＝ ” Ｏ”の場合 ΦＵＴ ＝ ”ｏ” Ｒ２−“０′′ 以上の関係を入出力真理値表にしたものが次に示す表１
である。
さらに、順次信号出力の様子を第４図に従って表１
説明する。ここでは前記回路要素を３個−列に配置し、
該回路要素列の先頭の伝搬制御入力端に論理「１」相当
の電位を入力１．／ 、さらに前記光（π１安素の伝搬
制御出力を２番目の要素の伝搬制御入力と接続し、２番
目の前記要素の伝搬制御出力を３番目の前記要素の伝搬
制御入力と接続し、３番目の前記要素の伝搬制御出力を
開放とする。ここで、ｉｎ （ｉＮ２ 、 ｉＮｌ 、
ｉＮｏ ）を入力信号ベクトル、０ＵＴ（ＯＵＴ２，
０ＵＴ１，０ＵＴｏ）全出力信号ベクトルとする。第４
図の例では、優先度は１Ｎｏ） １Ｎ１） ｉＮ２の順
となっている。今、ｉＮ ＝ （１，１，１）として第
３図のタイムチャートに従って第４図の例の動作を捷と
めると表２の様になる。
該回路要素列の先頭の伝搬制御入力端に論理「１」相当
の電位を入力１．／ 、さらに前記光（π１安素の伝搬
制御出力を２番目の要素の伝搬制御入力と接続し、２番
目の前記要素の伝搬制御出力を３番目の前記要素の伝搬
制御入力と接続し、３番目の前記要素の伝搬制御出力を
開放とする。ここで、ｉｎ （ｉＮ２ 、 ｉＮｌ 、
ｉＮｏ ）を入力信号ベクトル、０ＵＴ（ＯＵＴ２，
０ＵＴ１，０ＵＴｏ）全出力信号ベクトルとする。第４
図の例では、優先度は１Ｎｏ） １Ｎ１） ｉＮ２の順
となっている。今、ｉＮ ＝ （１，１，１）として第
３図のタイムチャートに従って第４図の例の動作を捷と
めると表２の様になる。
表２
以上の様に、第２図の回路は、１箇所の信号人力ｉＮ、
１箇所の伝搬制御人力Ｐ１．３箇所のクロック制御人力
Ｃ１，Ｃ２，Ｃ３，１箇所の信号出力ＯＵＴ、１箇所の
伝搬制御出力Ｐ２の各端子を持ち、ＮチャネルＭＯＳト
ランジスタから成るスイッチ回路Ｓ１，５２１Ｓ３．Ｓ
４．Ｓ６ＰチャネルＭｏＳトランジスタから成るスイッ
チ回路Ｓ６、及び１個の論理積回路Ａを具備し、クロッ
ク制御人力Ｃ１によって制御されるスイッチ回路Ｓ１
の出力をスイッチ回路Ｓ６．Ｓ６の制御入力及び論理積
回路への入力とし、伝搬制御人力Ｐ１をスイッチ回路Ｓ
６の入力及び論理積回路Ａの他方の入力とし、スイッチ
回路Ｓ５の入力はアースに接続しく論理「０」電位）、
その出力はスイッチ回路Ｓ６の出力と共通として伝搬制
御出力Ｐ２ とする。さらに、論理積回路４の出力を信
月出力ＯＵＴ と（７、この信−号出力をクロック制御
人力Ｃ３に」：って制御されるスイッチ回路Ｓ３の入力
とし、その出力をスイッチ回路Ｓ４の制御入力端子に接
続する。スイッチ回路Ｓ４の入力はアースに接続しく論
理［ｏ ｊ ？ＩＺＧｔ）、スイッチ回路Ｓ４の出力を
クロック制御人力Ｃ２によって制御されるスイッチ回路
Ｓ２の入力とし、スイッチ回路Ｓ２の出力をスイッチ回
路Ｓ１ の出力と共通とする回路から成る符号化回路要
素である。
１箇所の伝搬制御人力Ｐ１．３箇所のクロック制御人力
Ｃ１，Ｃ２，Ｃ３，１箇所の信号出力ＯＵＴ、１箇所の
伝搬制御出力Ｐ２の各端子を持ち、ＮチャネルＭＯＳト
ランジスタから成るスイッチ回路Ｓ１，５２１Ｓ３．Ｓ
４．Ｓ６ＰチャネルＭｏＳトランジスタから成るスイッ
チ回路Ｓ６、及び１個の論理積回路Ａを具備し、クロッ
ク制御人力Ｃ１によって制御されるスイッチ回路Ｓ１
の出力をスイッチ回路Ｓ６．Ｓ６の制御入力及び論理積
回路への入力とし、伝搬制御人力Ｐ１をスイッチ回路Ｓ
６の入力及び論理積回路Ａの他方の入力とし、スイッチ
回路Ｓ５の入力はアースに接続しく論理「０」電位）、
その出力はスイッチ回路Ｓ６の出力と共通として伝搬制
御出力Ｐ２ とする。さらに、論理積回路４の出力を信
月出力ＯＵＴ と（７、この信−号出力をクロック制御
人力Ｃ３に」：って制御されるスイッチ回路Ｓ３の入力
とし、その出力をスイッチ回路Ｓ４の制御入力端子に接
続する。スイッチ回路Ｓ４の入力はアースに接続しく論
理［ｏ ｊ ？ＩＺＧｔ）、スイッチ回路Ｓ４の出力を
クロック制御人力Ｃ２によって制御されるスイッチ回路
Ｓ２の入力とし、スイッチ回路Ｓ２の出力をスイッチ回
路Ｓ１ の出力と共通とする回路から成る符号化回路要
素である。
この様な回路要素を複数個−列に配置し、符号化回路要
素列の先頭の要素の伝搬制御入力端をｖＤＤに接続しく
論理「１」電位）し、その要素の伝搬制御出力を２番目
の要素の伝搬制御入力と接続し、２番目以降の前記要素
の伝搬制御出力を次段の要素の伝搬制御入力に次々に接
続し、最後の要素の伝搬制御出力端を開放とすることに
より優先度付アドレスエンコーダを得ることができる。
素列の先頭の要素の伝搬制御入力端をｖＤＤに接続しく
論理「１」電位）し、その要素の伝搬制御出力を２番目
の要素の伝搬制御入力と接続し、２番目以降の前記要素
の伝搬制御出力を次段の要素の伝搬制御入力に次々に接
続し、最後の要素の伝搬制御出力端を開放とすることに
より優先度付アドレスエンコーダを得ることができる。
実際に第２図の様な回路を実現する場合、論理１４ ペ
ージ 積回路を１段で構成することは難しいことが多く、一般
には負極性出力論理積（ＮＡＮＤ ）または負極性入力
論理積（ＮＯＲ）を用いることが多い。
ージ 積回路を１段で構成することは難しいことが多く、一般
には負極性出力論理積（ＮＡＮＤ ）または負極性入力
論理積（ＮＯＲ）を用いることが多い。
第６図ｄはＮＯＲを用いた回路例である。この場合、入
力論理が負極性となる為、スイッチ回路Ｓ１．Ｓ２．Ｓ
３．５４１Ｓ６ヲＰチャネルＭｏＳトランジスタで、ス
イッチ回路５６ｉＮチヤネルＭＯ８）ランジスタで構成
し、スイッチ回路Ｓ３の出力に論理反転回路を接続し、
その出力をスイッチ回路Ｓ の制御入力とする。さらに
スイッチ回路Ｓ４゜Ｓ６の入力にはｖＤＤを接続して（
論理「１」電位）実現する。
力論理が負極性となる為、スイッチ回路Ｓ１．Ｓ２．Ｓ
３．５４１Ｓ６ヲＰチャネルＭｏＳトランジスタで、ス
イッチ回路５６ｉＮチヤネルＭＯ８）ランジスタで構成
し、スイッチ回路Ｓ３の出力に論理反転回路を接続し、
その出力をスイッチ回路Ｓ の制御入力とする。さらに
スイッチ回路Ｓ４゜Ｓ６の入力にはｖＤＤを接続して（
論理「１」電位）実現する。
寸だ第５図すけＮＯＲを用いた別の回路例である。ここ
では、スイッチ回路ｓ１．ｓ２．ｓ３．ｓ４．ｓ６をＮ
チャネルＭＯＳトランジスタで、スイッチ回路Ｓ６をＰ
チャネルＭＯ８）ランジスタで構成しスイッチ回路Ｓ１
の出力に論理反転回路を接続しその出力をスイッチ回
路Ｓ５．Ｓ６の制御入力及びＮＯＨの入力に接続する。
では、スイッチ回路ｓ１．ｓ２．ｓ３．ｓ４．ｓ６をＮ
チャネルＭＯＳトランジスタで、スイッチ回路Ｓ６をＰ
チャネルＭＯ８）ランジスタで構成しスイッチ回路Ｓ１
の出力に論理反転回路を接続しその出力をスイッチ回
路Ｓ５．Ｓ６の制御入力及びＮＯＨの入力に接続する。
さらにスイッチ回路Ｓ４．Ｓ５の入力にはそれぞれアー
スとｖＤＤに接続１６ ・Ｚ 、・ して実現する。
スとｖＤＤに接続１６ ・Ｚ 、・ して実現する。
捷た、第１図に示す様な構成を持つ優先度付アドレスエ
ンコーダを複数個組合せる場合は、論理積回路Ａを３人
力型にして第３の入力をさらに一ヒ位上り伝搬してくる
第２の伝搬制御入力とすることで実現できる。
ンコーダを複数個組合せる場合は、論理積回路Ａを３人
力型にして第３の入力をさらに一ヒ位上り伝搬してくる
第２の伝搬制御入力とすることで実現できる。
発明の効果
以−Ｌ詳述した様に、本発明に。Ｌる回路要素は表１、
表２の真理値表の様な動作を行なうので、この回路要素
を第１図中のＸの部分に配置し、伝搬制御入力、出力端
を順次接続すれば、優先度イ」アドレスエンコーダ機能
が実現されることが解る。
表２の真理値表の様な動作を行なうので、この回路要素
を第１図中のＸの部分に配置し、伝搬制御入力、出力端
を順次接続すれば、優先度イ」アドレスエンコーダ機能
が実現されることが解る。
一方、優先度付アドレスエンコーダ全体の動作速度は伝
搬制御信号の伝搬時間にノミ：、右され、これが大きい
と全体の動作速度が遅くなる。（ッかし、本発明によれ
ば、伝搬制御信号は前記回路要素１個につきスイッチ回
路８６１段であるため高速動作が可能となる。
搬制御信号の伝搬時間にノミ：、右され、これが大きい
と全体の動作速度が遅くなる。（ッかし、本発明によれ
ば、伝搬制御信号は前記回路要素１個につきスイッチ回
路８６１段であるため高速動作が可能となる。
第１図は優先度付アドレスエンコーダの基本全特開昭Ｇ
Ｏ−５９５９５（５） 体構成の一例を示す概略構成図、第２図は優先産月アド
レスエンコーダの基本機能を持った本発明の一実施例の
符号化回路要素の基本回路構成図、第３図は第２図に示
した符号化回路要素に印加するセット信号と制御クロッ
クのタイムチャートを示す図、第４図は入力信号が優先
産膜に出力される様子を説明する図、第５図ａ、ｂは第
２図に示した符号化回路要素を実現しやすい回路要素を
使って構成した回路構成図である。 Ｃ１，Ｃ２，Ｃ３・・・・・・クロック制御入力、ｓｌ
、ｓ２．ｓ３゜Ｓ４．Ｓ５．Ｓ６・・・・・・スイッチ
回路、Ａ・・・・・・論理積回路、Ｐｌ・・・・・・伝
搬制御入力、Ｐ２・・・・・・伝搬制御出力、■・・・
・・・論理反転回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
１ ｒＡ × Ｙ 第２図 Ｉ 第３図 −チｔ 第４図 Ｃ３Ｐ３ 第５図 （Ｃλ−ン Ｃｔ Ｃｚ Ｃ３ｈ Ｐ。 （勾
Ｏ−５９５９５（５） 体構成の一例を示す概略構成図、第２図は優先産月アド
レスエンコーダの基本機能を持った本発明の一実施例の
符号化回路要素の基本回路構成図、第３図は第２図に示
した符号化回路要素に印加するセット信号と制御クロッ
クのタイムチャートを示す図、第４図は入力信号が優先
産膜に出力される様子を説明する図、第５図ａ、ｂは第
２図に示した符号化回路要素を実現しやすい回路要素を
使って構成した回路構成図である。 Ｃ１，Ｃ２，Ｃ３・・・・・・クロック制御入力、ｓｌ
、ｓ２．ｓ３゜Ｓ４．Ｓ５．Ｓ６・・・・・・スイッチ
回路、Ａ・・・・・・論理積回路、Ｐｌ・・・・・・伝
搬制御入力、Ｐ２・・・・・・伝搬制御出力、■・・・
・・・論理反転回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名菓
１ ｒＡ × Ｙ 第２図 Ｉ 第３図 −チｔ 第４図 Ｃ３Ｐ３ 第５図 （Ｃλ−ン Ｃｔ Ｃｚ Ｃ３ｈ Ｐ。 （勾
Claims (2)
- （１）信号入力、伝搬制御入力、第１．第２．第３のク
ロック制御入力、信号出力、伝搬制御出力の各端竿を持
ち、−導電形ＭＯ８）ランジスタからなる第１．第２．
第３．第４．第５のスイッチ回路、他導電型ＭＯ８）ラ
ンジスタからなる第６のスイッチ回路および論理積回路
を具備し、前記第１のクロ、ツク制御入力によって制御
される前記第１のスイッチ回路の出力を前記第５．第６
のスイッチ回路の制御入力端及び前記論理積回路の入力
とし、前記伝搬制御入力を前記第６のスイ・ノチ回路の
入力及び前記論理積回路の他の入力とし、論理「ｏ」に
相当する電位を前記第５のスイ、ソチ回路の入力し、そ
の出力は前記第６のスイッチ回路の出力と共通として伝
搬制御出力とし、前記論理積回路の出力を信号出力とし
、この信号出力を前記第３のクロック制御入力によって
制御される前２ページ 記第３のスイッチ回路へ入力し、その出力は前記第４の
スイッチ回路の制御入力端に接続し、前記第４のスイッ
チ回路に論理ｒＯＪに相当する電位を入力し、その出力
を前記第２のクロック制御入力によって制御される前記
第２のスイッチ回路に入力し、さらに前記第２のスイッ
チ回路の出力を前記第１のスイッチ回路の出力と共通接
続してなる構成による回路要素を複数個−列に配置し、
前記回路要素列の先頭の伝搬制御入力端に論理「１」相
当の電位を入力し、さらに、前記先頭要素の伝搬制御出
力を２番目の要素の伝搬制御入力と接続し、２番目以降
の前記要素の伝搬制御出力を次段の前記要素の伝搬制御
入力に次々に接続し、最後の前記要素の伝搬制御出力端
を開放とし、全体として前記要素の数と同数の信号入力
端子と信号出力端子を持つことを特徴とした符号化回路
。 - （２）第１．第２．第３．第４．第６のスイッチ回路と
して各々ＰチャネルＭＯ８）ランジスタを用い、さらに
第６のスイ・リチ回路としてＮチャネルＭＯＳトランジ
スタを、論理積回路として負極性入力正極性出力のもの
を用い、第３のスイッチ回路の出力を論理反転回路を介
して第４のスイッチ回路の制御入力端に接続し、第１．
第２．第３のクロック制御入力を負極４′１で入力し、
第４．第６のスイッチ回路に、論理「１」相当の電位を
人力し、前記回路要素を構成すること全特徴とする特許
請求の範囲第１項に記載のｔｒ＋弓化同化回路３） 第
５のスイッチ回路としてＰチャネルＭＯＳトランジスタ
を、第６のスイッチ回路としてＮチャネルＭＯ３）ラン
ジスタを、論理積回路として負極性入力正極性出力のも
のを用層、第１のスイ・ソチ回路の出力を論理反転回路
を介して第５．第６のスイッチ回路の制御入力端及び論
理積回路に入力し、第６のスイッチ回路に論理「１」相
当の電位を入力１−て前記符号化回路要素を構成するこ
とを特徴とする特許請求の範囲第１項に記載の符号化回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168601A JPS6059595A (ja) | 1983-09-13 | 1983-09-13 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168601A JPS6059595A (ja) | 1983-09-13 | 1983-09-13 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059595A true JPS6059595A (ja) | 1985-04-05 |
| JPH0247038B2 JPH0247038B2 (ja) | 1990-10-18 |
Family
ID=15871076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168601A Granted JPS6059595A (ja) | 1983-09-13 | 1983-09-13 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059595A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104496A (ja) * | 1984-10-26 | 1986-05-22 | Nec Corp | 連想記憶装置 |
| JPS62180596A (ja) * | 1986-01-08 | 1987-08-07 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 疑似内容アドレス可能メモリ回路 |
| US7106608B2 (en) | 2003-09-10 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | Priority circuit |
| CN100418055C (zh) * | 2005-10-04 | 2008-09-10 | 国际商业机器公司 | 用户界面窗口小部件单元共享的方法和系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5774888A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
| JPS5774889A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
| JPS5774887A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
-
1983
- 1983-09-13 JP JP58168601A patent/JPS6059595A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5774888A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
| JPS5774889A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
| JPS5774887A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104496A (ja) * | 1984-10-26 | 1986-05-22 | Nec Corp | 連想記憶装置 |
| JPS62180596A (ja) * | 1986-01-08 | 1987-08-07 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 疑似内容アドレス可能メモリ回路 |
| US7106608B2 (en) | 2003-09-10 | 2006-09-12 | Matsushita Electric Industrial Co., Ltd. | Priority circuit |
| CN100418160C (zh) * | 2003-09-10 | 2008-09-10 | 松下电器产业株式会社 | 优先电路 |
| CN100418055C (zh) * | 2005-10-04 | 2008-09-10 | 国际商业机器公司 | 用户界面窗口小部件单元共享的方法和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247038B2 (ja) | 1990-10-18 |
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