JPS5852878A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
- Publication number
- JPS5852878A JPS5852878A JP56150616A JP15061681A JPS5852878A JP S5852878 A JPS5852878 A JP S5852878A JP 56150616 A JP56150616 A JP 56150616A JP 15061681 A JP15061681 A JP 15061681A JP S5852878 A JPS5852878 A JP S5852878A
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- JP
- Japan
- Prior art keywords
- film
- layer
- gate
- conductivity type
- upper gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、％に接合形電界効果トランジスタ
（以下Ｊ−ＩＦＩＴと称する）の製造法に閣する〇 オペアンプ等に便用するＪ−ＩＦＩｔＴではドレイン耐
圧ｂｖＤ８’＠例えは３５Ｖと＾くなる１６に第１図で
ＰチャネルＪ−ＦＩＴｋ例に示すように、上部ゲートと
なるｙ型領域９がドレインのＰ＋領域７と重ならないよ
うに、いわゆるオフセント部３ａｉ肩するｗ４造ｒ採用
している。この構造ではＮゲート直下の部分３ｂのみが
実効チャネル長し＠ｆｆｅａｔ となる。しかしこの
ような構造のＪ −ＩＦＩＴ金製造するためこれまでは
、例えば１４俵１の表面にＰチャネル層３ｂ、Ｐオフセ
ン） ８１１３ ａｔ−形成するためのイオン打込み、
Ｐ＋ソース７ａ。
（以下Ｊ−ＩＦＩＴと称する）の製造法に閣する〇 オペアンプ等に便用するＪ−ＩＦＩｔＴではドレイン耐
圧ｂｖＤ８’＠例えは３５Ｖと＾くなる１６に第１図で
ＰチャネルＪ−ＦＩＴｋ例に示すように、上部ゲートと
なるｙ型領域９がドレインのＰ＋領域７と重ならないよ
うに、いわゆるオフセント部３ａｉ肩するｗ４造ｒ採用
している。この構造ではＮゲート直下の部分３ｂのみが
実効チャネル長し＠ｆｆｅａｔ となる。しかしこの
ような構造のＪ −ＩＦＩＴ金製造するためこれまでは
、例えば１４俵１の表面にＰチャネル層３ｂ、Ｐオフセ
ン） ８１１３ ａｔ−形成するためのイオン打込み、
Ｐ＋ソース７ａ。
Ｐ＋ドレイン７ｂ形成のためのＰ テポジション・拡散
を行なった後、適当なマスク′に通して上部ゲートとな
るＮ＠域９奮拡散する方法が採られているが、Ｐ十ノー
ス・ドレインのホトマスクとＮゲートのホトマスクとの
位置合せずれにより、Ｎゲートの位置が同図に点騙で示
すようにずれτ生じて実効チャネル長にばらつき（Ｌｄ
→２μｍ）を生ずる。オペアンプでは対になったＰチャ
ネルＪ−ＦＩＣＴのピンチ電圧ｖＰの差Ｖ。ｆが小δい
（＜ｘｏｍｖ）ことか孟ましいが、実効チャネル長のば
らつきで” ’ よりＢＢが変り、ｖｏｆが太きくなる
という問題が生じる。オペアンプ回路のレイアウト上で
は４個の、Ｔ−ＦＩＴｉ各々ソース・ドレイン紮逆配置
にして２ ＠ｉｓＭ！して用いるようにしているが、前
記ばらつきを完全にコンペンゼーション（補償）するこ
とは困難である。
を行なった後、適当なマスク′に通して上部ゲートとな
るＮ＠域９奮拡散する方法が採られているが、Ｐ十ノー
ス・ドレインのホトマスクとＮゲートのホトマスクとの
位置合せずれにより、Ｎゲートの位置が同図に点騙で示
すようにずれτ生じて実効チャネル長にばらつき（Ｌｄ
→２μｍ）を生ずる。オペアンプでは対になったＰチャ
ネルＪ−ＦＩＣＴのピンチ電圧ｖＰの差Ｖ。ｆが小δい
（＜ｘｏｍｖ）ことか孟ましいが、実効チャネル長のば
らつきで” ’ よりＢＢが変り、ｖｏｆが太きくなる
という問題が生じる。オペアンプ回路のレイアウト上で
は４個の、Ｔ−ＦＩＴｉ各々ソース・ドレイン紮逆配置
にして２ ＠ｉｓＭ！して用いるようにしているが、前
記ばらつきを完全にコンペンゼーション（補償）するこ
とは困難である。
本発明は上記した問題点を解決するためになされたもの
であり、その目的はＪ−１ＦＩｌｉＴの製造法のセルフ
ァライン化により製品の信頼性の向上化？図ることＶｒ
ある。
であり、その目的はＪ−１ＦＩｌｉＴの製造法のセルフ
ァライン化により製品の信頼性の向上化？図ることＶｒ
ある。
第２図（ａ）〜（ｇ）はＰチャネルＪ −Ｆ Ｋ Ｔの
製造法に本発明を通用した場合の実施例プロセスの各工
程會示すものでるる。
製造法に本発明を通用した場合の実施例プロセスの各工
程會示すものでるる。
（１！Ｌ） Ｎ型Ｓ１結晶基体１（８１基板上にエピ
タキシャル成長したＮ型８１層であってもよい）の主表
１上［［化膜（Ｂｌｏｔ ） ２１”形成し、七の一部
をホトエッチし、上記酸化膜２１に１スクとして七の一
部がチャネル部となるＰ一層３に形成下るためのＢ（ボ
ロン）イオン打込み（Ｂ 打込みエネルギ： １８０
ＫｅＶ 、不純物濃＃Ｎ！、；１Ｘ１０”ａｔｏｍθ／
−）を行なう。
タキシャル成長したＮ型８１層であってもよい）の主表
１上［［化膜（Ｂｌｏｔ ） ２１”形成し、七の一部
をホトエッチし、上記酸化膜２１に１スクとして七の一
部がチャネル部となるＰ一層３に形成下るためのＢ（ボ
ロン）イオン打込み（Ｂ 打込みエネルギ： １８０
ＫｅＶ 、不純物濃＃Ｎ！、；１Ｘ１０”ａｔｏｍθ／
−）を行なう。
（ｂ） ｐ一層３表面全一たんエッチし友後、＃！酸
化により膜１！ ＴＯ！＝ １００ ｎｍのゲート酸化
膜４を形成し、七の上に半導体窒化＠（５ｉｓＮ４）ｋ
膜厚Ｔａ＝１４０ｎｍ程ＨＥテボジットし、チャネル部
となるべき部分のＲ１１Ｎ４膜５を残して他をホトエッ
チする。
化により膜１！ ＴＯ！＝ １００ ｎｍのゲート酸化
膜４を形成し、七の上に半導体窒化＠（５ｉｓＮ４）ｋ
膜厚Ｔａ＝１４０ｎｍ程ＨＥテボジットし、チャネル部
となるべき部分のＲ１１Ｎ４膜５を残して他をホトエッ
チする。
（０） この後ｆ（ＬＤ（７００’Ｃ穆度の高温■圧
でデポジット１Ｊｊｓｉｏｌ膜）を膜厚ＴＨ１゜＝３０
ｎｍ３０層形成し、８１．Ｎ４膜５の一部及び七れＫつ
づくドレイン側のオフセット＠ ３ ｓ上のｆ（ＬＤ［
６會残して他會除去する。
でデポジット１Ｊｊｓｉｏｌ膜）を膜厚ＴＨ１゜＝３０
ｎｍ３０層形成し、８１．Ｎ４膜５の一部及び七れＫつ
づくドレイン側のオフセット＠ ３ ｓ上のｆ（ＬＤ［
６會残して他會除去する。
（ｄ） ８１１Ｎ４ 膜５とＨＩ、Ｄ膜６と？マスク
として８１０、膜（２，４）の鍔出部分をホトエッチ除
去するとともにこの日１０２除去部分のＢ１基体表血に
選択的に不純＠Ｂ（ボロン）を高度ＩＮにデポジット・
拡散（Ｎ！父は０ｗｌ囲気）してソース及びドレインと
なるＰ 領域７ａ 、ｙｂｙ形改する。
として８１０、膜（２，４）の鍔出部分をホトエッチ除
去するとともにこの日１０２除去部分のＢ１基体表血に
選択的に不純＠Ｂ（ボロン）を高度ＩＮにデポジット・
拡散（Ｎ！父は０ｗｌ囲気）してソース及びドレインと
なるＰ 領域７ａ 、ｙｂｙ形改する。
このＰ ＠域７ａ、７ｂの比抵抗ρ＃２００Ω／−１Ｗ
、散深ち” ｊ’；２・８ｐｒｎ橿屓とする。
、散深ち” ｊ’；２・８ｐｒｎ橿屓とする。
（ｅ）ＨＬＤ繰６【フッ酸系エンチ液により取除きＰ−
オフセットゲート部３ａＫＢ（ボロン）ライオン打込み
（打込みエネルギニア０ＫｅＶ）により導入する。この
場合、Ｂ１５Ｎ＜ ［５がマスクとなってチャネル１
（３Ｎ＋）にはＢは導入ちれず、オフセントゲート部と
なるＰ一層（３ａ）ｒ対し選択的ＫＢが導入６れＰ一層
（３ａ）よりはやや濃度の高い２層８（Ｂ”＜ｌＸｌ０
ムｇ 、ｔ□ｍｅ ／ ａＪ ）が形成される、 （ｆ） ここで熱リン酸系エッチ液を用いて８１１Ｎ
４膜５會エンチ除去し、上部ゲートとなる部分ＫＰ（リ
ン）父はムθ（ヒ素）をゲート筐化膜ケ通しティオン打
込み（打込みエネルギ：１２５ＫｓＶ）倉行ない６層９
（Ｐ” ’； Ｉ Ｘ １０目ａｔｏｍｓ／ｃｌｉ）
？形成する。このときゲート酸化膜全通してオフセント
ゲートＰ層８へもＮ型不純物が打込まれるが、先νこ工
〜（ｅ）でＰ型不純物でめるＢｔ打込んであるためＮ型
がコンペシゼイト（補償）δれてＮ型とはならず、した
がって上部ゲートとなる６層９はセルファライン（自己
整合）的に形成δれる。
オフセットゲート部３ａＫＢ（ボロン）ライオン打込み
（打込みエネルギニア０ＫｅＶ）により導入する。この
場合、Ｂ１５Ｎ＜ ［５がマスクとなってチャネル１
（３Ｎ＋）にはＢは導入ちれず、オフセントゲート部と
なるＰ一層（３ａ）ｒ対し選択的ＫＢが導入６れＰ一層
（３ａ）よりはやや濃度の高い２層８（Ｂ”＜ｌＸｌ０
ムｇ 、ｔ□ｍｅ ／ ａＪ ）が形成される、 （ｆ） ここで熱リン酸系エッチ液を用いて８１１Ｎ
４膜５會エンチ除去し、上部ゲートとなる部分ＫＰ（リ
ン）父はムθ（ヒ素）をゲート筐化膜ケ通しティオン打
込み（打込みエネルギ：１２５ＫｓＶ）倉行ない６層９
（Ｐ” ’； Ｉ Ｘ １０目ａｔｏｍｓ／ｃｌｉ）
？形成する。このときゲート酸化膜全通してオフセント
ゲートＰ層８へもＮ型不純物が打込まれるが、先νこ工
〜（ｅ）でＰ型不純物でめるＢｔ打込んであるためＮ型
がコンペシゼイト（補償）δれてＮ型とはならず、した
がって上部ゲートとなる６層９はセルファライン（自己
整合）的に形成δれる。
（ｇ） 全ｄｌＱＫリン処理８１０諺膜ｉｏｙ形成し
、コンタクトホトエッチを行なった後、Ａｚ（−ｙルミ
ニウム）？蒸着しホトエッチにより各領域に接続するソ
ース（８）、ドレイン（Ｄ）及びゲート（Ｇ）の各電極
を形成する。
、コンタクトホトエッチを行なった後、Ａｚ（−ｙルミ
ニウム）？蒸着しホトエッチにより各領域に接続するソ
ース（８）、ドレイン（Ｄ）及びゲート（Ｇ）の各電極
を形成する。
第３図（ａ） 、 （１））は＃Ｌ２図（鐙におｆｆル
Ａ−Ａ’ｌｌ＋ｆｉ及びＢ−Ｂ’ 断面の不純物濃度分
布ｒ示すものである。同図（１））では工程（θ）でイ
オン打込みしたＢ（Ｐ型）Ｋより工程（ｆ）で導入した
Ｐ（Ｎ型）がコンペーゼイ’トａｔ′した状り會示す。
Ａ−Ａ’ｌｌ＋ｆｉ及びＢ−Ｂ’ 断面の不純物濃度分
布ｒ示すものである。同図（１））では工程（θ）でイ
オン打込みしたＢ（Ｐ型）Ｋより工程（ｆ）で導入した
Ｐ（Ｎ型）がコンペーゼイ’トａｔ′した状り會示す。
以上実施例で述べた本発明によれば、ソースと上部ゲー
トとなる８層との相互位ｔは８１．Ｎ、膜？用いたセル
ファラインにより決定ちれるため、実効チャネル長しθ
ｆｆｅ Ｃｔのばらつき倉従来の土１μｍからほとんど
ＯＫ低減することができ、したがって工。ｓｓ ’ ｇ
” のばらつきｔなく丁ことが回層となった。このｉｋ
Ａ米、対のＪ−’ＰＥＴのＶ。。
トとなる８層との相互位ｔは８１．Ｎ、膜？用いたセル
ファラインにより決定ちれるため、実効チャネル長しθ
ｆｆｅ Ｃｔのばらつき倉従来の土１μｍからほとんど
ＯＫ低減することができ、したがって工。ｓｓ ’ ｇ
” のばらつきｔなく丁ことが回層となった。このｉｋ
Ａ米、対のＪ−’ＰＥＴのＶ。。
を小さくシ、オペアンプ等に用いるＪ−ＦＩＩＩＴとし
て０！軸性が向上するＣとになった。
て０！軸性が向上するＣとになった。
本発明は実施例に限定されず、例えばＮチャンネルＪ−
］Ｆｆｆｉτプロセスにも同様［４用できる。
］Ｆｆｆｉτプロセスにも同様［４用できる。
第１図は従来プロセスにより製造されるＰチャネルＪ−
ＩＦＩＩＴの例を示す断面図である。第２図（ａ）〜（
ｇ）は本発明によるＰチャネルＪ−ＩＦｆｎＴプロセス
の実施例を示す工程断面図、第３図（ａ） （ｂ）は第
２図（−のムーＡ’、Ｂ−Ｂ’断面における不純物濃度
分布曲線図である。 １・・・Ｎ型基体、２・・・酸化膜、３−・・Ｐ一層、
４・・ゲート酸化膜、５・・・８１ｓＮ、 膜、６・
・・Ｉ（ＬＤ膜、７ａ、７ｂ・・・Ｐ＋ソース、ドレイ
ン、８・・・Ｐｔ−（オフセットゲート）、９・・・Ｎ
層（上部ゲート）、１０・・・リン処理８１０！膜。 第 １ 図 Ｊノ 第 ２ 図 第 ２ 図 第 ２ 図 （ａ−）（Ａ）
ＩＦＩＩＴの例を示す断面図である。第２図（ａ）〜（
ｇ）は本発明によるＰチャネルＪ−ＩＦｆｎＴプロセス
の実施例を示す工程断面図、第３図（ａ） （ｂ）は第
２図（−のムーＡ’、Ｂ−Ｂ’断面における不純物濃度
分布曲線図である。 １・・・Ｎ型基体、２・・・酸化膜、３−・・Ｐ一層、
４・・ゲート酸化膜、５・・・８１ｓＮ、 膜、６・
・・Ｉ（ＬＤ膜、７ａ、７ｂ・・・Ｐ＋ソース、ドレイ
ン、８・・・Ｐｔ−（オフセットゲート）、９・・・Ｎ
層（上部ゲート）、１０・・・リン処理８１０！膜。 第 １ 図 Ｊノ 第 ２ 図 第 ２ 図 第 ２ 図 （ａ−）（Ａ）
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体の表面の一部にチャネル部と
なる第２導電型領域を形成し、この第２導［型−壌土の
一部に半導体緻化膜を介して１酸化性物′ｋＭｌ！に杉
成し、この耐酸化性物質膜全マスクとしてこの膜の形成
されていない半導体酸化膜下の第２導電型匍域表面にｗ
Ｘ２導電型會つくる不純物ｔ４人し７を後、上記耐酸化
物質膜會取除き前記酸化膜【ｉ！ｉシて七の下の半導体
基体表面に第１導醸型１つくる不純物を導入して上部ゲ
ートとなる第１導電型＠埴ｒ３！１択的に形成すること
ｔ特徴とする半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150616A JPS5852878A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150616A JPS5852878A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852878A true JPS5852878A (ja) | 1983-03-29 |
Family
ID=15500764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150616A Pending JPS5852878A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852878A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241181A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置の製造方法 |
-
1981
- 1981-09-25 JP JP56150616A patent/JPS5852878A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241181A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置の製造方法 |
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