JPS5852877A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
- Publication number
- JPS5852877A JPS5852877A JP56150615A JP15061581A JPS5852877A JP S5852877 A JPS5852877 A JP S5852877A JP 56150615 A JP56150615 A JP 56150615A JP 15061581 A JP15061581 A JP 15061581A JP S5852877 A JPS5852877 A JP S5852877A
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- JP
- Japan
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- oxide film
- film
- semiconductor
- type region
- conductivity type
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、％ＶＣＷ合形電界効果トランジス
タ（以下Ｊ−ＰＥＴと称する）の製造法に関する。
タ（以下Ｊ−ＰＥＴと称する）の製造法に関する。
オペアンプ等に使用するＪ−ＦＥＴではドレイン耐圧Ｂ
ｖＤ８を例えば３５Ｖと高くするために、第１図１ｆｃ
Ｐ ｆ 今ネルＪ−ｐｇ’ｒを例に示すように、上部
ゲートとなるＮ型領域９がドレインのＰ 領域７と重な
らない、いわゆるオフセット部３ａを有する構造を採用
している。この構造ではＮゲート直下の部分３ｂのみが
実効チャネル長Ｌｅｆｆｅｃｔとなる。しかしこのよう
な構造のＪ −ＦＥＴを製造するためこれまでは、例え
ばへ基体１表面にＰオフセラ）［３ａＰｆヤ不ル層３ｂ
形成のためのイオン打込み、Ｐ＋ソース７ａ−Ｐ＋ドレ
イン７ｂ形成のためのＰ″デボジシ冒ノン拡散行なった
後、適当なマスクを通して上部ゲートとなるＮｇ４域９
を拡散する方法が採られているが、Ｐ ソース・ドレイ
ンのホトマスクとＮゲートのホトマスクとの位置合せず
れにより、Ｎゲートの位置が同図の点線で示すようにず
れを生じて実効チャネル長のばらつき（Ｌｄ→２μｍ）
が生ずる。オペアンプで番了対になっ１こＰチャネルＪ
−ＰＥＴのピンチ電圧■２の差■。ｆが小さいことが
望ましい（＜１０ｍＶ）が、前記した実効チャネル長の
ばらつきで７ｍ。
ｖＤ８を例えば３５Ｖと高くするために、第１図１ｆｃ
Ｐ ｆ 今ネルＪ−ｐｇ’ｒを例に示すように、上部
ゲートとなるＮ型領域９がドレインのＰ 領域７と重な
らない、いわゆるオフセット部３ａを有する構造を採用
している。この構造ではＮゲート直下の部分３ｂのみが
実効チャネル長Ｌｅｆｆｅｃｔとなる。しかしこのよう
な構造のＪ −ＦＥＴを製造するためこれまでは、例え
ばへ基体１表面にＰオフセラ）［３ａＰｆヤ不ル層３ｂ
形成のためのイオン打込み、Ｐ＋ソース７ａ−Ｐ＋ドレ
イン７ｂ形成のためのＰ″デボジシ冒ノン拡散行なった
後、適当なマスクを通して上部ゲートとなるＮｇ４域９
を拡散する方法が採られているが、Ｐ ソース・ドレイ
ンのホトマスクとＮゲートのホトマスクとの位置合せず
れにより、Ｎゲートの位置が同図の点線で示すようにず
れを生じて実効チャネル長のばらつき（Ｌｄ→２μｍ）
が生ずる。オペアンプで番了対になっ１こＰチャネルＪ
−ＰＥＴのピンチ電圧■２の差■。ｆが小さいことが
望ましい（＜１０ｍＶ）が、前記した実効チャネル長の
ばらつきで７ｍ。
’Ｄ８８が変り■。ｆが大ぎくなるという問題が生じる
。オペアンプ回路のレイアウト上では４個のＪ−ＦＥＴ
を各々ソース・ドレインを逆配置にして２個接続して柑
いるようにしているが前記けらつきを完全にコンペンゼ
ーシ璽ン（補償）することは困難である。
。オペアンプ回路のレイアウト上では４個のＪ−ＦＥＴ
を各々ソース・ドレインを逆配置にして２個接続して柑
いるようにしているが前記けらつきを完全にコンペンゼ
ーシ璽ン（補償）することは困難である。
本発明は上記した問題点を解決するためになされＴこも
のであり、その目的は、Ｊ −ＦＥＴの！＃造法のセル
ファライン化によりシ品の信頼性の向上化を図ることＶ
Ｃ，ある。
のであり、その目的は、Ｊ −ＦＥＴの！＃造法のセル
ファライン化によりシ品の信頼性の向上化を図ることＶ
Ｃ，ある。
第２図（ａｌ 〜（ｇｌ［おいて、Ｐｆ−ネルＪ −Ｆ
ＥＴの製造法に本発明を適用した場合の実施例プロセス
の各工程が示される。
ＥＴの製造法に本発明を適用した場合の実施例プロセス
の各工程が示される。
（ａｌ Ｎ型８ｉ結晶基体１（８ｉ基板上にエピタキ
シャル成長したＮ型８ｉ層であってもよい）の主表面上
に酸化膜（５ｒＯｔ ） ２を形成し、その一部をホト
エッチし、上記酸化膜をマスクとしてその一部カチャネ
ルとなる２層３形成のためのＢ（ボロン）イオン打込み
（Ｂ 打込エネルギ： １ｓ □ ｋｅＶ。
シャル成長したＮ型８ｉ層であってもよい）の主表面上
に酸化膜（５ｒＯｔ ） ２を形成し、その一部をホト
エッチし、上記酸化膜をマスクとしてその一部カチャネ
ルとなる２層３形成のためのＢ（ボロン）イオン打込み
（Ｂ 打込エネルギ： １ｓ □ ｋｅＶ。
不純物濃度Ｎ ＆−ＩＩ Ｘ １０ ” ａｔｏｍｓ
７ｄ ）を行Ｔｘ ’５゜（ｂ） ｐ層３表面を−た
んエッチした後、熱酸化により薄いゲート酸化膜（膜厚
Ｔ。ｘｅ １１００ｎ ） ４を形成し、その上に半導
体窃化Ｊｌｌ（８１ｓＮａ）をデポジット（膜厚ＴＨ＝
１４０ｎｍ ） Ｌ、チ今ネル部となるべき部分の８
ｉ、 Ｎ４膜５をのこして他をホトエッチする。
７ｄ ）を行Ｔｘ ’５゜（ｂ） ｐ層３表面を−た
んエッチした後、熱酸化により薄いゲート酸化膜（膜厚
Ｔ。ｘｅ １１００ｎ ） ４を形成し、その上に半導
体窃化Ｊｌｌ（８１ｓＮａ）をデポジット（膜厚ＴＨ＝
１４０ｎｍ ） Ｌ、チ今ネル部となるべき部分の８
ｉ、 Ｎ４膜５をのこして他をホトエッチする。
（ｃｌ コノｖｋＨＬ Ｄ （７００℃Ｉｉ＆の？ａ
Ｊ瀉、低圧でデポジットしｒ、＝８ｉＱ、膜、膜厚ＴＨ
ＬＤ−３００１ｍ）膜６を形成し、８ｉ、Ｎ、膜上の一
部及びそれにつづくドレイン側のオフセット部（３ａ）
上のＨＬＤ膜６を残して他を除去する。
Ｊ瀉、低圧でデポジットしｒ、＝８ｉＱ、膜、膜厚ＴＨ
ＬＤ−３００１ｍ）膜６を形成し、８ｉ、Ｎ、膜上の一
部及びそれにつづくドレイン側のオフセット部（３ａ）
上のＨＬＤ膜６を残して他を除去する。
（ｄｌ ８ｉ、Ｎ、膜５とＨＬＤ膜６をマスクとして
、５ｉＯｔｉｌ（２，４）の露出部分をエッチ除去し、
ソース、ドレイン形成のため［Ｂ（ボロン）を高度１［
Ｋデポジシ曹ンする。
、５ｉＯｔｉｌ（２，４）の露出部分をエッチ除去し、
ソース、ドレイン形成のため［Ｂ（ボロン）を高度１［
Ｋデポジシ曹ンする。
１ｅｌＨＬＤ膜６を除去し高温高部雰囲気中で前記デボ
ジシ璽ンしたＢを基板中に拡散してＰ ソース・ドレイ
ン領域（比抵抗５−２００！１″ンｉ、拡散深さＸ、＆
ｑ２．８μｍ）７を形成するとともに、このときの熱処
理で８ｉ、Ｎ４膜で覆われない部分を酸化して厚い酸化
膜８（膜厚Ｔ。ｘ＆−１４００μｍ）を形成する。
ジシ璽ンしたＢを基板中に拡散してＰ ソース・ドレイ
ン領域（比抵抗５−２００！１″ンｉ、拡散深さＸ、＆
ｑ２．８μｍ）７を形成するとともに、このときの熱処
理で８ｉ、Ｎ４膜で覆われない部分を酸化して厚い酸化
膜８（膜厚Ｔ。ｘ＆−１４００μｍ）を形成する。
げｒ ８１ｍＮ４ｊｌｉ５をエッチ除去し上部ゲート
形成のためのＰ （ＩＪン）又はＡｓ（ヒ素）等の不純
物をイオン打込み（３１Ｐ 、打込みエネルギ：１２
５ｋｅＶ。
形成のためのＰ （ＩＪン）又はＡｓ（ヒ素）等の不純
物をイオン打込み（３１Ｐ 、打込みエネルギ：１２
５ｋｅＶ。
濃［Ｎ ： Ｉ Ｘ １０１０１２ａｔｏ／ｍ”）を行
Ｔｇ５゜コノとぎ薄いゲート８ｉ０を膜４と厚いｓｉ□
、膜８の膜厚の差を利用することにより自己整合（セル
ファライン）的にゲートとなるＮ層９を形成Ｔる。
Ｔｇ５゜コノとぎ薄いゲート８ｉ０を膜４と厚いｓｉ□
、膜８の膜厚の差を利用することにより自己整合（セル
ファライン）的にゲートとなるＮ層９を形成Ｔる。
（ｇｌ 全面にリン処理８１０．膜１０を形成し、コ
ンタクトホトエッチを行なった後、す（アルミニウム）
を蒸着し、ホトエッチにより各領域に接続するソース（
Ｓ）、ドレイン（Ｄ）及びゲート（Ｇ）各電極を形成す
る。
ンタクトホトエッチを行なった後、す（アルミニウム）
を蒸着し、ホトエッチにより各領域に接続するソース（
Ｓ）、ドレイン（Ｄ）及びゲート（Ｇ）各電極を形成す
る。
以上実施例で述べた本発明によれば、ソースと上部グー
）Ｎ層げ８ｊａＮ４膜を用いたセルファラインにより相
互位置を規定されるため、実効チャネル長”ｅｆｆｅｃ
ｔのばらつきを従来の±１μｍからほとんどＯに低減し
、これによりＩ。ｓｓｍｔ”のばらつきをなくすことが
可能となった。この結果、対のＪ −ＰＥＴの■。ｆを
小さくし、オペアンプＪ −ＦＥＴとして信頼性ある半
導体品を提供できる。
）Ｎ層げ８ｊａＮ４膜を用いたセルファラインにより相
互位置を規定されるため、実効チャネル長”ｅｆｆｅｃ
ｔのばらつきを従来の±１μｍからほとんどＯに低減し
、これによりＩ。ｓｓｍｔ”のばらつきをなくすことが
可能となった。この結果、対のＪ −ＰＥＴの■。ｆを
小さくし、オペアンプＪ −ＦＥＴとして信頼性ある半
導体品を提供できる。
本発明は実施例Ｋｌａ定されず、例えばＮ ｆ ＊ネル
Ｊ −ＦＥＴプロセスにも同様に適用できるものである
。
Ｊ −ＦＥＴプロセスにも同様に適用できるものである
。
第１図は在来のプロセスにより製造されるＰチャネルＪ
−ＰＥＴの例を示す断面図である。第２図ｔ１１〜（ｇ
）は本発明によるＰチャネルＪ −ＦＥＴプロセスの実
施例を示す工程断面図、第３図は第２図（ｇｌ Ｋ対応
する拡散パターンの平面図である。 １・・・ＮｊｌＩ１８ｉ基体、２・・・酸化膜、３・・
・Ｐ層、４・ゲート酸化膜、５・・・８ｉ１Ｎ４ＩＩＩ
、６・・・ＨＬＤ膜、７・・・Ｐ＋層（ソース、ドレイ
ン）、８・・・酸化膜、９・・Ｎ層（ゲート）、ｌＯ・
・リン処理膜。 第 １ 図 １４，２図 第 ２ 図
−ＰＥＴの例を示す断面図である。第２図ｔ１１〜（ｇ
）は本発明によるＰチャネルＪ −ＦＥＴプロセスの実
施例を示す工程断面図、第３図は第２図（ｇｌ Ｋ対応
する拡散パターンの平面図である。 １・・・ＮｊｌＩ１８ｉ基体、２・・・酸化膜、３・・
・Ｐ層、４・ゲート酸化膜、５・・・８ｉ１Ｎ４ＩＩＩ
、６・・・ＨＬＤ膜、７・・・Ｐ＋層（ソース、ドレイ
ン）、８・・・酸化膜、９・・Ｎ層（ゲート）、ｌＯ・
・リン処理膜。 第 １ 図 １４，２図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体の表面の一部にチ今ネル部と
なる第２４電型領域を形成し、この第２導電型領域上の
一部に薄い半導体酸化膜を介して耐酸化性物質膜を一形
成し、この耐酸化性物質膜をマスクとしてそれ以外の部
分の半導体表面に厚い酸化膜を形成した後、耐酸化性物
質膜を散り除いてその下の薄い酸化膜と前記厚い酸化膜
との膜厚の差を利用して第２４電型領域の表面の一部に
不純物を選択的に導入し上部ゲートとなる第１４電型領
域を形成することを％黴とする半導体装置の製造法。 ２、上記の淳い酸化膜の形成は半導体基体表面へのソー
ス・ドレイン部となる第２４電型高濃度領域拡散と同時
に行なう特許請求の範囲第１項に記載の半導体装置の製
造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150615A JPS5852877A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150615A JPS5852877A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852877A true JPS5852877A (ja) | 1983-03-29 |
Family
ID=15500744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150615A Pending JPS5852877A (ja) | 1981-09-25 | 1981-09-25 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012014844A (ja) * | 2010-06-29 | 2012-01-19 | Yasuo Isobe | ジャックの差し込み口を有する電気器具 |
-
1981
- 1981-09-25 JP JP56150615A patent/JPS5852877A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012014844A (ja) * | 2010-06-29 | 2012-01-19 | Yasuo Isobe | ジャックの差し込み口を有する電気器具 |
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