JPS5854381A - 表示装置 - Google Patents
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- JPS5854381A JPS5854381A JP15294881A JP15294881A JPS5854381A JP S5854381 A JPS5854381 A JP S5854381A JP 15294881 A JP15294881 A JP 15294881A JP 15294881 A JP15294881 A JP 15294881A JP S5854381 A JPS5854381 A JP S5854381A
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- JP
- Japan
- Prior art keywords
- memory
- display
- signal
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
に対応して複数のメモリを有する多層メモリ構造の表示
装置に関する。
装置に関する。
従来のこの種表示装置にあっては、表示画面に対応する
複数のメモリを順次にアクセスして、それらメモリ内の
データの変換や検出を行わねばならなかった。従って、
メモリの個数が増すにつれてアクセス時間等の処理時間
が長くな抄、画像処理時間が遅くなる欠点があった。
複数のメモリを順次にアクセスして、それらメモリ内の
データの変換や検出を行わねばならなかった。従って、
メモリの個数が増すにつれてアクセス時間等の処理時間
が長くな抄、画像処理時間が遅くなる欠点があった。
本発明の目的体、上述の欠点を除去するために、構成簡
単にして高速に画像処理を行い得る表示装置を提供する
ことにある。
単にして高速に画像処理を行い得る表示装置を提供する
ことにある。
そのために、本発明においては、表示画面に対応するメ
モリ群に対し同時Ｋまたは選択的に書き込み可能とする
書き込み手段を設けて、カラー表示等における画像処理
を高速に行い得るようにする。
モリ群に対し同時Ｋまたは選択的に書き込み可能とする
書き込み手段を設けて、カラー表示等における画像処理
を高速に行い得るようにする。
以下に、図面を参照して本発明の詳細な説明する。
第１ｍｕ本発明表示装置の構成の一例を示し、ここで、
ＣＰＵは各部の駆動制御を行う中央演算処理装置であ
や、アドレスパスムＢを介して各部ヘアドレス制御信号
を供給し、データパスＤＢを介して各部との間でデータ
の授受を行う。中央演算処理装置ＣＰＵでの駆動制御は
、入力部（図示せず）郷から供給される制御信号等に基
づき実行される。
ＣＰＵは各部の駆動制御を行う中央演算処理装置であ
や、アドレスパスムＢを介して各部ヘアドレス制御信号
を供給し、データパスＤＢを介して各部との間でデータ
の授受を行う。中央演算処理装置ＣＰＵでの駆動制御は
、入力部（図示せず）郷から供給される制御信号等に基
づき実行される。
（３ＢＴは表示部、ＯＲＴ（３は表示部ＯＲＴの駆動制
御を行うＣＲＴ制御回路である。ＯＫＧは基本クロック
を発生するクロックジェネレータであり、基本タロツク
が中央演算処理装置ＣＰＵおよびＯＲ’ｌ’制御回路０
ＲＴＯに供給される。制御部０ＲＴＯは、水平同期信号
および垂直同期信号を信号線Ｓ／およびＳＪを介して表
示部ＱＲＴ Ｋ供給する。
御を行うＣＲＴ制御回路である。ＯＫＧは基本クロック
を発生するクロックジェネレータであり、基本タロツク
が中央演算処理装置ＣＰＵおよびＯＲ’ｌ’制御回路０
ＲＴＯに供給される。制御部０ＲＴＯは、水平同期信号
および垂直同期信号を信号線Ｓ／およびＳＪを介して表
示部ＱＲＴ Ｋ供給する。
ＡＤＳはアドレスセレクタであり、Ｒ）［、ＧＭ、ＢＭ
はそれぞれ赤色表示メモリ、緑色表示メモリおよび青色
表示メモリであり、おのおのメモリは赤色。
はそれぞれ赤色表示メモリ、緑色表示メモリおよび青色
表示メモリであり、おのおのメモリは赤色。
緑色、青色の画像データを衷わすデータを格納している
。中央演算処理装置ＣＰＵおよびＣＲＴ制御回路０ＲＴ
Ｏから、それぞれアドレス信号ムＢおよび信号線Ｓ３を
介し、てアドレス信号およびＣＲＴアドレス信号をこの
アドレスセレクタＡＤＳ Ｋ供給して、後述するようＫ
して各メモリＲＭ 、 ＧＭおよびＢＭをアクセスする
。アドレスセレクタＡＤＳでは、ＣＲＴ制御回路（３Ｒ
’ｌ’Ｏから信号線ｓ４Ｉを介して供給されるアドレス
切換信号に基づき、上述のアドレス信号およびＣＲＴア
ドレス信号のいずれか一方を選択し、その選外した信号
を信号線Ｓ３を介して表示メモ９ＲＭ、ＧＭ、ＢＭにそ
れぞれ供給する。
。中央演算処理装置ＣＰＵおよびＣＲＴ制御回路０ＲＴ
Ｏから、それぞれアドレス信号ムＢおよび信号線Ｓ３を
介し、てアドレス信号およびＣＲＴアドレス信号をこの
アドレスセレクタＡＤＳ Ｋ供給して、後述するようＫ
して各メモリＲＭ 、 ＧＭおよびＢＭをアクセスする
。アドレスセレクタＡＤＳでは、ＣＲＴ制御回路（３Ｒ
’ｌ’Ｏから信号線ｓ４Ｉを介して供給されるアドレス
切換信号に基づき、上述のアドレス信号およびＣＲＴア
ドレス信号のいずれか一方を選択し、その選外した信号
を信号線Ｓ３を介して表示メモ９ＲＭ、ＧＭ、ＢＭにそ
れぞれ供給する。
ここで、ＲＦＦ 、 ＧＦＦおよびＢＦＦは赤色表示メ
モリセレクトラッチ、緑色表示メモリセレクトラツ中央
演算処理装置（３ＰＵ Ｋよりセット／リセットの切換
制御が行われる。赤色表示メモリセレクトラッチＲＦＰ
がセットされると、このレツチＲＦＦから制御信号が信
号線Ｓｔを介して赤色メモリセレクトゲー） ＳＲに供
給される。信号＠Ｓａを介してゲー） ＳＲに１ｉｉＩ
ＩＩｌ信号が供給されると、信号線＄７を介して赤色表
示メモ！ＪＲＭＫ信号が送給される。
モリセレクトラッチ、緑色表示メモリセレクトラツ中央
演算処理装置（３ＰＵ Ｋよりセット／リセットの切換
制御が行われる。赤色表示メモリセレクトラッチＲＦＰ
がセットされると、このレツチＲＦＦから制御信号が信
号線Ｓｔを介して赤色メモリセレクトゲー） ＳＲに供
給される。信号＠Ｓａを介してゲー） ＳＲに１ｉｉＩ
ＩＩｌ信号が供給されると、信号線＄７を介して赤色表
示メモ！ＪＲＭＫ信号が送給される。
これＫより、赤色表示メモＩＪ ＲＭが中央演算処理装
置によってアクセス可能となる。同様に、ラッチＧＦＦ
およびＢＦＦがセットされると、それぞれから信号線Ｓ
ｌおよびＳ９を介して信号がゲー） ＳＧおよびＳＢ
Ｋ供給される。ゲー） ＳＧおよびＳＢから杜、信号＠
ＳｔＯおよび３／／を介して信号がメモリＧＭおよびＢ
ＭＫ送給される。これによって、メモリＧ）［およびＢ
Ｍがアクセス可能となる。
置によってアクセス可能となる。同様に、ラッチＧＦＦ
およびＢＦＦがセットされると、それぞれから信号線Ｓ
ｌおよびＳ９を介して信号がゲー） ＳＧおよびＳＢ
Ｋ供給される。ゲー） ＳＧおよびＳＢから杜、信号＠
ＳｔＯおよび３／／を介して信号がメモリＧＭおよびＢ
ＭＫ送給される。これによって、メモリＧ）［およびＢ
Ｍがアクセス可能となる。
次に％ＯＩＦはインバータの機能を有するデータインタ
フェースであり、データバスＤＢと接続しておき、中央
演算処理装置ＣＰＵとメモＩＪＲＭ・、ＧＭおよびＢＭ
との間のデータの授受を制御する。
フェースであり、データバスＤＢと接続しておき、中央
演算処理装置ＣＰＵとメモＩＪＲＭ・、ＧＭおよびＢＭ
との間のデータの授受を制御する。
ＲＩＦ 、 ＧＩＦおよびＢＩＦはそれぞれメモリイン
タ７エイスであ抄、中央演算処理装置（３ＰＵからデー
タバスＤＢを介してインターフェイス（ｊＩＦに供給さ
れた出力データが、信号線８１２を介してインターフェ
イスＲＩＩＦ 、 ＧＩＦおよびＢＩＦに供給されるよ
うにする。これらインターフェイスＲＩＦ 、 ＧＩＦ
およびＢＩＦは、中央演算処理装置ＣＰＵから供給され
た出力データを、信号線８１３ 、８１４１および８１
３を介してオアゲートＯＲおよびビデオコントロール回
路ＶＣに向けて出力すると共に、信号線Ｓ／４．Ｓ／７
およびＳｌｌを介してメモリＲＭ 、 ＧＭおよびＢＭ
に向けて出力する。一方、メモリＲＭ 、 （Ｊおよび
ＢＭから信号４Ｉ８／４．Ｓ／？およびｓｎを介してイ
ンターフェイスＲＩＦ 、 ＧＩＦおよびＢＩＦ Ｋ供
給されたデータを、それぞれ信号線Ｓ／３ 、 Ｆ３＃
およびＳｌｌを介してオアゲー） ＯＲおよびビデオコ
ントロール回路Ｔｏに向けて出力する。オアゲー） Ｏ
Ｒから出力されたデータを、信号線Ｓ／９を介してイン
ターフェイスＯＩＦに供給し、更にデータバスＤＢを介
して中央演算処理装置（３ＰＵ Ｋ供給する。ここで、
各インターフェイス（３ＩＰ 、 ＲＩＦ 、 ＧＩＩ
ＦおよびＢＩＦカらびにゲー） ＳＲ、ＳＧおよびＳＢ
には、中央演算処理装置ＣＰＵからコントロール信号Ｏ
Ｎを襖絵しておき、この信号ＯＮによりデータ転送の方
向を制御する。
タ７エイスであ抄、中央演算処理装置（３ＰＵからデー
タバスＤＢを介してインターフェイス（ｊＩＦに供給さ
れた出力データが、信号線８１２を介してインターフェ
イスＲＩＩＦ 、 ＧＩＦおよびＢＩＦに供給されるよ
うにする。これらインターフェイスＲＩＦ 、 ＧＩＦ
およびＢＩＦは、中央演算処理装置ＣＰＵから供給され
た出力データを、信号線８１３ 、８１４１および８１
３を介してオアゲートＯＲおよびビデオコントロール回
路ＶＣに向けて出力すると共に、信号線Ｓ／４．Ｓ／７
およびＳｌｌを介してメモリＲＭ 、 ＧＭおよびＢＭ
に向けて出力する。一方、メモリＲＭ 、 （Ｊおよび
ＢＭから信号４Ｉ８／４．Ｓ／？およびｓｎを介してイ
ンターフェイスＲＩＦ 、 ＧＩＦおよびＢＩＦ Ｋ供
給されたデータを、それぞれ信号線Ｓ／３ 、 Ｆ３＃
およびＳｌｌを介してオアゲー） ＯＲおよびビデオコ
ントロール回路Ｔｏに向けて出力する。オアゲー） Ｏ
Ｒから出力されたデータを、信号線Ｓ／９を介してイン
ターフェイスＯＩＦに供給し、更にデータバスＤＢを介
して中央演算処理装置（３ＰＵ Ｋ供給する。ここで、
各インターフェイス（３ＩＰ 、 ＲＩＦ 、 ＧＩＩ
ＦおよびＢＩＦカらびにゲー） ＳＲ、ＳＧおよびＳＢ
には、中央演算処理装置ＣＰＵからコントロール信号Ｏ
Ｎを襖絵しておき、この信号ＯＮによりデータ転送の方
向を制御する。
ビデオコントロール回路ＶＣにおいては、信号１ｉｉｉ
ＩＳ１３．ＳｌｆおよびＳｔｓを介してデータを受は取
ると、対応する信号線ｓｘ 、 ８２／およびＳ２２を
介して、赤色要素のビデオ信号、緑色要素のビデオ信号
および青色要素のビデオ信号を表示部ＣＲＴに供給する
。表示＠ ＯＲＴで社、これらのビデオ信号に基づいて
画像表示を行う。
ＩＳ１３．ＳｌｆおよびＳｔｓを介してデータを受は取
ると、対応する信号線ｓｘ 、 ８２／およびＳ２２を
介して、赤色要素のビデオ信号、緑色要素のビデオ信号
および青色要素のビデオ信号を表示部ＣＲＴに供給する
。表示＠ ＯＲＴで社、これらのビデオ信号に基づいて
画像表示を行う。
ここで表示部（３ＲＴ において、その表示画面の表示
エリアの画素サイズを、例えＵＳコ図示のように％横Ｓ
ｌλ、縦λｊぶ画素とすると、対応する赤色表示メモリ
ＲＭ、＃色表示メモリＧＭおよび青色表示メモリＢＭの
構成は第３図のように示される。
エリアの画素サイズを、例えＵＳコ図示のように％横Ｓ
ｌλ、縦λｊぶ画素とすると、対応する赤色表示メモリ
ＲＭ、＃色表示メモリＧＭおよび青色表示メモリＢＭの
構成は第３図のように示される。
すなわち、本例では、メモリＲＭ（ＧＭ 、 ＢＭ）を
ｌアドレスｌビットで構成し、ｌビットを表示画面の／
ｉ１素に対応させる。アドレスはＡ／ 、ムコのように
横方向に連続して配列し、ムｌはメモリアビレ１０番地
、ムコはメモリアビレ１１番地であ抄、横１行に４１ア
ドレス配列されている。従って、Ｄはメモリアビレ１４
３番地となる。また、縦方向には、コＳｔアドレス配列
し、ム３はメモリアビレ１４４１１番地、Ｂｉｊ／≦３
コＯ番地およびＯＦｉＩ４３１＃番地となる。ここで、
各アドレスにおいては、その詳細を第参図に示すように
、最上位桁ＭＳＢから最下位桁ＬＳＢ Ｋ向かつてｂ７
〜ｂＯのｔビットを横方向に配列しておく。また、縦方
向は走査線方式による表示部ＣＲＴの有するラスターに
対応させておく。
ｌアドレスｌビットで構成し、ｌビットを表示画面の／
ｉ１素に対応させる。アドレスはＡ／ 、ムコのように
横方向に連続して配列し、ムｌはメモリアビレ１０番地
、ムコはメモリアビレ１１番地であ抄、横１行に４１ア
ドレス配列されている。従って、Ｄはメモリアビレ１４
３番地となる。また、縦方向には、コＳｔアドレス配列
し、ム３はメモリアビレ１４４１１番地、Ｂｉｊ／≦３
コＯ番地およびＯＦｉＩ４３１＃番地となる。ここで、
各アドレスにおいては、その詳細を第参図に示すように
、最上位桁ＭＳＢから最下位桁ＬＳＢ Ｋ向かつてｂ７
〜ｂＯのｔビットを横方向に配列しておく。また、縦方
向は走査線方式による表示部ＣＲＴの有するラスターに
対応させておく。
第Ｓ図は、表示部ＯＲＴの表示画面の画素とメモリＲＭ
、 ＧＭおよびＢＭのアドレスとの対応関係を具体的
に示したものであり、例えば、表示画面上において１画
素からなる表示位置Ａノ（第２図参照）は、各メモリＲ
Ｍ 、 ＧＭ 、 ＢＭのメモリアビレ１０番地に対応
してお秒、このＯ番地のデータが表示出力される。同様
に１表示位゛置ム３には各メモリのメモリアドレス４’
４１番地が対応して―る。
、 ＧＭおよびＢＭのアドレスとの対応関係を具体的
に示したものであり、例えば、表示画面上において１画
素からなる表示位置Ａノ（第２図参照）は、各メモリＲ
Ｍ 、 ＧＭ 、 ＢＭのメモリアビレ１０番地に対応
してお秒、このＯ番地のデータが表示出力される。同様
に１表示位゛置ム３には各メモリのメモリアドレス４’
４１番地が対応して―る。
また、第を図には、本実施例におけるように１赤、１＃
および青の各色要素によってカラー表示を行う三原色方
式における三原色の混合と表現色との対応関係を示す。
および青の各色要素によってカラー表示を行う三原色方
式における三原色の混合と表現色との対応関係を示す。
このように構成した本発明表示装置においては、表示部
ＣＲＴの表示画面に対応した３慣のメモリＲＭ 、、Ｇ
ＭおよびＢＭ内のデータを変換する場合、メモリセレク
トラッチＲＦＦ ’ｅ ＧｙｙおよびＢ１ｆｆを同時に
セットすれば、各メモリＲＭ 、 ＧＭ ｋよびＢＭが
同時にアクセス可能となる。従って、従来のように各メ
モリＲＭ 、 ＧＭおよびＢＭに順ＱＫＪ回書き込み動
作を行う必要がなく、データ変換処理勢を高速に行い得
る。
ＣＲＴの表示画面に対応した３慣のメモリＲＭ 、、Ｇ
ＭおよびＢＭ内のデータを変換する場合、メモリセレク
トラッチＲＦＦ ’ｅ ＧｙｙおよびＢ１ｆｆを同時に
セットすれば、各メモリＲＭ 、 ＧＭ ｋよびＢＭが
同時にアクセス可能となる。従って、従来のように各メ
モリＲＭ 、 ＧＭおよびＢＭに順ＱＫＪ回書き込み動
作を行う必要がなく、データ変換処理勢を高速に行い得
る。
以上説明したように本発明によれば、多層メモリ構造の
表示装置における画像処理速度を著しく向上させること
が可能となる。
表示装置における画像処理速度を著しく向上させること
が可能となる。
第１図は本発明表示装置の一例を示すブロック図、第２
図はその表示画面の画素サイズを示す線図、第３図およ
び第参図は同じくそのメモリのアドレスおよびビットの
構成例をそれぞれ示す線図、第３図は同じくその表示画
面とメモリとの対応関係を説明するための線図、第４図
は赤、ｉｌおよび青の三原色方式によりカラー表示を行
う場合の三原色の混合と表現色との対応関係を示す線図
である。 ＣＰＵ・・・中央演算処理装置、 ＡＢ・・・アドレスバス、ＤＢ・・・データバス、ＣＲ
Ｔ・・・表示部、０ＦＬＴＯ・・・ＯＲ’ｌ’制藺回路
、ＯＫＧ・・・クロックジェネレータ、 ムＤＳ・・・アドレスセレクタ、 ＲＭ 、 ＧＭ 、 ＢＭ・・・メモリ、ＲＦＦ 、
ＧＦＦ 、−ＢＦＦ・・・メモリセレクトラッチ、ＳＲ
，ＧＲ，ＢＲ・・・ゲート、 ＯＩＦ、ＲＩＦ、ＧＩＦ、ＢＩＦ−・・イアター ７Ｌ
４ス、ＯＲ・・・オアゲート、 ｖＯ・−・ヒテオコントロール回路、 Ｓ／−８２２・・・信号線。 笛ＩＩ女ｌ 第６図
図はその表示画面の画素サイズを示す線図、第３図およ
び第参図は同じくそのメモリのアドレスおよびビットの
構成例をそれぞれ示す線図、第３図は同じくその表示画
面とメモリとの対応関係を説明するための線図、第４図
は赤、ｉｌおよび青の三原色方式によりカラー表示を行
う場合の三原色の混合と表現色との対応関係を示す線図
である。 ＣＰＵ・・・中央演算処理装置、 ＡＢ・・・アドレスバス、ＤＢ・・・データバス、ＣＲ
Ｔ・・・表示部、０ＦＬＴＯ・・・ＯＲ’ｌ’制藺回路
、ＯＫＧ・・・クロックジェネレータ、 ムＤＳ・・・アドレスセレクタ、 ＲＭ 、 ＧＭ 、 ＢＭ・・・メモリ、ＲＦＦ 、
ＧＦＦ 、−ＢＦＦ・・・メモリセレクトラッチ、ＳＲ
，ＧＲ，ＢＲ・・・ゲート、 ＯＩＦ、ＲＩＦ、ＧＩＦ、ＢＩＦ−・・イアター ７Ｌ
４ス、ＯＲ・・・オアゲート、 ｖＯ・−・ヒテオコントロール回路、 Ｓ／−８２２・・・信号線。 笛ＩＩ女ｌ 第６図
Claims (1)
- 画像データを記憶するメモリ群を有し、当該メモリ群に
記憶した画像データに基づき表示手段にて画像表示を行
う表示装置におψて、前記メモリ群に対して同時にまた
は選択的に画像データを書き込み可能とする書き込み手
段を設ゆたことを特！とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15294881A JPS5854381A (ja) | 1981-09-29 | 1981-09-29 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15294881A JPS5854381A (ja) | 1981-09-29 | 1981-09-29 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854381A true JPS5854381A (ja) | 1983-03-31 |
Family
ID=15551653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15294881A Pending JPS5854381A (ja) | 1981-09-29 | 1981-09-29 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854381A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079394A (ja) * | 1983-10-06 | 1985-05-07 | カシオ計算機株式会社 | カラ−グラフイツク表示装置 |
| JPS617882A (ja) * | 1984-06-21 | 1986-01-14 | 富士通テン株式会社 | 表示装置におけるビデオメモリ書込み器 |
-
1981
- 1981-09-29 JP JP15294881A patent/JPS5854381A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079394A (ja) * | 1983-10-06 | 1985-05-07 | カシオ計算機株式会社 | カラ−グラフイツク表示装置 |
| JPS617882A (ja) * | 1984-06-21 | 1986-01-14 | 富士通テン株式会社 | 表示装置におけるビデオメモリ書込み器 |
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