JPS617882A - 表示装置におけるビデオメモリ書込み器 - Google Patents
表示装置におけるビデオメモリ書込み器Info
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- JPS617882A JPS617882A JP59128160A JP12816084A JPS617882A JP S617882 A JPS617882 A JP S617882A JP 59128160 A JP59128160 A JP 59128160A JP 12816084 A JP12816084 A JP 12816084A JP S617882 A JPS617882 A JP S617882A
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- 230000015654 memory Effects 0.000 title claims description 42
- 102100029968 Calreticulin Human genes 0.000 description 13
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 4
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 4
- 239000000872 buffer Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100262374 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CDC21 gene Proteins 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000035558 fertility Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、静止画像をＣＲＴ等の表示装置に表示する際
に複数のビデオメモリに静止画情報を書込むビデオメモ
リ書込み器に関する。
に複数のビデオメモリに静止画情報を書込むビデオメモ
リ書込み器に関する。
従来の技術
従来のビデオメモリを複数用いた表示装置例えばカラー
ＣＲＴ表示装置は、赤用ビデオメモリ。
ＣＲＴ表示装置は、赤用ビデオメモリ。
需用ビデオメモリ、青用ビデオメモリをそれぞれ異な−
るアドレス空間に配置していた。この為、例えば赤、緑
、青の図形を表示させる場合には只一つのビデオメモリ
に静止画情報を書込むだけで済むが、例えば白色の図形
を表示させる場合、第３図のフローチャートに示すよう
に赤用ビデオメモリ、縁周ビデオメモリ、青用ビデオメ
モリに順次静止画情報を書込む必要があり、赤、緑、青
の図形表示に比べ約３倍の書込み時間を要する欠点があ
った・ 発明が解決しよ・）とする問題点 本発明はこのような従来の問題点を改善したもので、そ
の目的は、複数のビデオメモリに同一の静止画情報を書
込む処理が高速に行なえるようにするごとにある。
るアドレス空間に配置していた。この為、例えば赤、緑
、青の図形を表示させる場合には只一つのビデオメモリ
に静止画情報を書込むだけで済むが、例えば白色の図形
を表示させる場合、第３図のフローチャートに示すよう
に赤用ビデオメモリ、縁周ビデオメモリ、青用ビデオメ
モリに順次静止画情報を書込む必要があり、赤、緑、青
の図形表示に比べ約３倍の書込み時間を要する欠点があ
った・ 発明が解決しよ・）とする問題点 本発明はこのような従来の問題点を改善したもので、そ
の目的は、複数のビデオメモリに同一の静止画情報を書
込む処理が高速に行なえるようにするごとにある。
問題点を解決するための手段
本発明は前記問題点を解決する為に、複数のビデオメモ
リを有する表示装置における前記ビデオメモリに静止画
情報を書込む書込み器において、前記複数のビデオメモ
リに同一アドレス空間を割当てると共に、ＣＰＵからの
データを受けて前記複数のビデオメモリのチップセレク
ト信号を発生するビデオメモリ選択手段と、ビデオメモ
リに静止画情報を書込む前に前記選択手段で書込みたい
ビデオメモリのみをイネーブル状態とし、しかる後静止
画情報とアドレス情報とを前記複数のビデオメモリに送
出する手段とを具備している。
リを有する表示装置における前記ビデオメモリに静止画
情報を書込む書込み器において、前記複数のビデオメモ
リに同一アドレス空間を割当てると共に、ＣＰＵからの
データを受けて前記複数のビデオメモリのチップセレク
ト信号を発生するビデオメモリ選択手段と、ビデオメモ
リに静止画情報を書込む前に前記選択手段で書込みたい
ビデオメモリのみをイネーブル状態とし、しかる後静止
画情報とアドレス情報とを前記複数のビデオメモリに送
出する手段とを具備している。
作用
複数のビデオメモリが同一アドレス空間にあり且つビデ
オメモリ選択手段により書込みたいビデオメモリのみが
イネーブル状態となるので、複数のビデオメモリをイネ
ーブル状態としておくことにより、同一書込みサイクル
で複数のビデオメモリに同一の静止画情報を書込むこと
ができ、前記目的を達成することができる。
オメモリ選択手段により書込みたいビデオメモリのみが
イネーブル状態となるので、複数のビデオメモリをイネ
ーブル状態としておくことにより、同一書込みサイクル
で複数のビデオメモリに同一の静止画情報を書込むこと
ができ、前記目的を達成することができる。
実施例
第１図は本発明実施例のハードウェア構成の一例を示す
要部ブロック図である。同図において、■は静止画情報
をビデオＲＡＭに書込む制御等を行なうＣＰＵで、内部
にＲＯＭ、ＲＡＭ等を有する。２ａ、 ２ｂ、２Ｃは
そのデータバス、アドレスバス、コントロール線である
。データバス２ａはｉ ／ ｏボート３と、バッファ４
ａ〜４ｃを介して赤ビデオＲＡＭ５ ａ、緑ビデオＲＡ
Ｍ５ｂ、青ビデオＲＡＭ５Ｃに接続される。アドレスバ
ス２ｂはその一部がアドレスデコーダ６に、他の一部が
マルチプレクサ７ａ〜７ｃのＡ入力端子に接続される。
要部ブロック図である。同図において、■は静止画情報
をビデオＲＡＭに書込む制御等を行なうＣＰＵで、内部
にＲＯＭ、ＲＡＭ等を有する。２ａ、 ２ｂ、２Ｃは
そのデータバス、アドレスバス、コントロール線である
。データバス２ａはｉ ／ ｏボート３と、バッファ４
ａ〜４ｃを介して赤ビデオＲＡＭ５ ａ、緑ビデオＲＡ
Ｍ５ｂ、青ビデオＲＡＭ５Ｃに接続される。アドレスバ
ス２ｂはその一部がアドレスデコーダ６に、他の一部が
マルチプレクサ７ａ〜７ｃのＡ入力端子に接続される。
コントロール線２ｃはマルチプレクサ７ａ〜７ｃのセレ
クト端子Ｓに入力され、ＣＰＵＩがビデオＲＡＭ５ａ〜
５ｃに書込み動作を行なう期間はハイレベル（以下Ｈと
いう）に保持され、それ以外即ちＣＲＴコントローラ８
による表示期間はローレベル（以下りという）に保持さ
れる。
クト端子Ｓに入力され、ＣＰＵＩがビデオＲＡＭ５ａ〜
５ｃに書込み動作を行なう期間はハイレベル（以下Ｈと
いう）に保持され、それ以外即ちＣＲＴコントローラ８
による表示期間はローレベル（以下りという）に保持さ
れる。
ＣＲＴコントローラ８は、ビデオＲＡＭ５３〜５Ｃに書
込まれた静止画情報をサイクリックに読出す為のアドレ
ス（ＣＲＴＣアドレス）及びＣＲＴ９への同期信号を発
生ずる。ＣＲＴＣアドレスはアドレスバス８ａを介して
マルチプレクサ７３〜７ＣのＢ、入力端子に入力され、
同期信号は信号線８ｂによりＣＲＴ９に入力される。ア
ドレスデコーダ６は、入力されたアドレスをデコードし
て、ビデオＲＡＭ５ａ〜５Ｃがアクセスされたときはノ
ア回路１０８〜１０ｃに制御信号６ａを送出し、またｉ
／ ｏポート３がアクセスされたときはこれに不ネー
ブル信号６ｂを送出する。制御信号６ａはＣＰＵＩがビ
デオＲＡＭ５ａ〜５Ｃに書込み処理を行なう期間にＬと
され、他の期間ばＨとされる。
込まれた静止画情報をサイクリックに読出す為のアドレ
ス（ＣＲＴＣアドレス）及びＣＲＴ９への同期信号を発
生ずる。ＣＲＴＣアドレスはアドレスバス８ａを介して
マルチプレクサ７３〜７ＣのＢ、入力端子に入力され、
同期信号は信号線８ｂによりＣＲＴ９に入力される。ア
ドレスデコーダ６は、入力されたアドレスをデコードし
て、ビデオＲＡＭ５ａ〜５Ｃがアクセスされたときはノ
ア回路１０８〜１０ｃに制御信号６ａを送出し、またｉ
／ ｏポート３がアクセスされたときはこれに不ネー
ブル信号６ｂを送出する。制御信号６ａはＣＰＵＩがビ
デオＲＡＭ５ａ〜５Ｃに書込み処理を行なう期間にＬと
され、他の期間ばＨとされる。
イネーブル信号６ｂはＣＰＵＩがビデオＲＡＭ５ａ〜５
Ｃに書込み処理を行なう処理の前にＬとさ−れる。ｉ
／ ｏポート３は、データバス２ａを介してＣＰＵＩか
ら送出されるデータをランチする回路で、例えば券選択
信号３ａ、緑選択信号３ｂ。
Ｃに書込み処理を行なう処理の前にＬとさ−れる。ｉ
／ ｏポート３は、データバス２ａを介してＣＰＵＩか
ら送出されるデータをランチする回路で、例えば券選択
信号３ａ、緑選択信号３ｂ。
前選択信号３Ｃをラッチする為のラッチ回路を有する。
券選択信号３ｃはノア回路１０ａに、緑選択出力はマル
チプレクサ７ａ〜７ｃのＡ、入力端子に入力されると共
に、バッファ４ａ〜４ｃのイネーブル信号となる。マル
チプレクサ７ａ〜７ｃのＢ２入力端子はＬに保持される
。マルチプレクサ７ａ〜７ｃは、制御信号２ｃが例えば
Ｈのとき、Ａ、入力端子に加わるＣトリアドレスをビデ
オＲＡＭ５ａ〜５ｃに送出すると共にＡ２入力端子に加
わるノア回路１０８〜１０ｃの出力をチ・ノブセレクト
入力としてビデオＲＡＭ５ａ’〜５ｃに送出し、制御信
号２ｃが例えばＬのときは、Ｂ、入力端子に加わるＣＲ
ＴＣアドレスをビデオＲＡＭ５ａ〜５ｃに送出すると共
に Ｂ２入力端子に加わるし信号をビデオＲＡＭ５ａ〜
５ｃのチップセレクト端子Ｃに入力する。バッファ４ａ
〜４ｃはＣＰＵ１から送出された静止画情報を保持する
もので、ＣＲＴコントローラ８からのアクセス時にＣＰ
Ｕのデータバス２ａから表示用のデータバスＩｌａ〜１
１ｃを切り離す役目もしている。ビデオＲＡＭ５ａは赤
の静止画情報を記憶するビデオＲＡＭ、ビデオＲＡＭ５
ｂは緑の静止画情報を記憶するビデオＲＡＭ、ビデオＲ
ＡＭ５ｃは青の静止画情報を記憶するビデオＲＡＭであ
り、同一アドレス空間を有する。ビデオＲＡＭ５ａ〜５
ｃでは、マルチプレクサ７ａ〜７ｃからＣＰＵアドレス
が送出されると、バ・ノファ４ａ〜４ｃのデータを該ア
ドレスにより指定された領域に書込むライト動作が行な
われ、マルチプレクサ７ａ〜７ＣからＣＲＴＣアドレス
が送出されると、該アドレスの領域の記憶内容が表示用
バスｌｌａ〜ＩＩＣを介してパラレルシリアル変換器１
２ａ〜１２ｃに送出される。パラレルシリアル変換器ｊ
２ａ〜１２ｃはパラレルデータを所定の速度でシリアル
データに変換し、ＣＲＴ９に送出する。ＣＲＴ９は、各
パラレルシリアル変換器１２ａ〜１２Ｃの出力のＨ，Ｌ
の組合せで定まる色のビデオ信号を作成し、ＣＲ７画面
に静止画を表示する。
チプレクサ７ａ〜７ｃのＡ、入力端子に入力されると共
に、バッファ４ａ〜４ｃのイネーブル信号となる。マル
チプレクサ７ａ〜７ｃのＢ２入力端子はＬに保持される
。マルチプレクサ７ａ〜７ｃは、制御信号２ｃが例えば
Ｈのとき、Ａ、入力端子に加わるＣトリアドレスをビデ
オＲＡＭ５ａ〜５ｃに送出すると共にＡ２入力端子に加
わるノア回路１０８〜１０ｃの出力をチ・ノブセレクト
入力としてビデオＲＡＭ５ａ’〜５ｃに送出し、制御信
号２ｃが例えばＬのときは、Ｂ、入力端子に加わるＣＲ
ＴＣアドレスをビデオＲＡＭ５ａ〜５ｃに送出すると共
に Ｂ２入力端子に加わるし信号をビデオＲＡＭ５ａ〜
５ｃのチップセレクト端子Ｃに入力する。バッファ４ａ
〜４ｃはＣＰＵ１から送出された静止画情報を保持する
もので、ＣＲＴコントローラ８からのアクセス時にＣＰ
Ｕのデータバス２ａから表示用のデータバスＩｌａ〜１
１ｃを切り離す役目もしている。ビデオＲＡＭ５ａは赤
の静止画情報を記憶するビデオＲＡＭ、ビデオＲＡＭ５
ｂは緑の静止画情報を記憶するビデオＲＡＭ、ビデオＲ
ＡＭ５ｃは青の静止画情報を記憶するビデオＲＡＭであ
り、同一アドレス空間を有する。ビデオＲＡＭ５ａ〜５
ｃでは、マルチプレクサ７ａ〜７ｃからＣＰＵアドレス
が送出されると、バ・ノファ４ａ〜４ｃのデータを該ア
ドレスにより指定された領域に書込むライト動作が行な
われ、マルチプレクサ７ａ〜７ＣからＣＲＴＣアドレス
が送出されると、該アドレスの領域の記憶内容が表示用
バスｌｌａ〜ＩＩＣを介してパラレルシリアル変換器１
２ａ〜１２ｃに送出される。パラレルシリアル変換器ｊ
２ａ〜１２ｃはパラレルデータを所定の速度でシリアル
データに変換し、ＣＲＴ９に送出する。ＣＲＴ９は、各
パラレルシリアル変換器１２ａ〜１２Ｃの出力のＨ，Ｌ
の組合せで定まる色のビデオ信号を作成し、ＣＲ７画面
に静止画を表示する。
第２図は本発明実施例のソフトウェア構成の一例を示す
フローチャートであり、以下各図を参照しつつ本実施例
の動作を説明する。
フローチャートであり、以下各図を参照しつつ本実施例
の動作を説明する。
ＣＰＵ１は、表示する静止画の色を判別しており、各色
に対応して次のような処理を先ず実行する。
に対応して次のような処理を先ず実行する。
■表示色 赤
ｉ ／ ｏポート３より３ａ＝Ｌ、３ｂ＝Ｈ，３ｃ＝Ｈ
を出力 ■表示色 緑 ｉ ／ ｏポート３より３ａ＝Ｈ，３ｂ−Ｌ、３ｃ−Ｈ
を出力 ■表示色 青 ｉ ／ ｏポート３より３ａ＝Ｈ，３ｂ＝Ｈ，３ｃ−り
を出力 ■表示色 黄 ｒ ／ ｏボート３より３ａ＝Ｌ、、３ｂ＝Ｌ、３ｃ−
Ｈを出力 ■表示色 マゼンダ ｉ ／ ｏポート３より３ａ＝Ｌ、３ｂ＝Ｈ，３ｃ＝Ｌ
を出力 ■表示色 シアン ゛ ｉ１０ボート３より３ａ＝肥 ３ｂ＝Ｌ、３ｃ＝Ｌ
を出力 ■表示色 白 ｉ ／ ｏポート３より３ａ＝Ｌ； ３ｂ＝Ｌ、３ｃ
＝Ｌを出力 次に、コントロール線２ＣをＨにしてマルチプレクサ７
ａ〜７ＣをＡＩ、Ａ’２入力端子側に切換え、表示しよ
うとする図形の形状に合致したアドレスをアドレスバス
２ｂに送出し、静止画情報例えば着色部分をＨ１非着色
一部分をＬとした情報をデータバス２ａに送出する。前
記■〜■の処理に対応して各ビデオＲＡＭ５ａ〜５ｃの
動作状態はそれぞれ、 ■の場合 ビデオＲＡＭ５ａ：イネーブル、ビデオＲＡＭ５’ｂ、
５ｃ：デイセイブル ■の場合 ビデオＲＡＭ５ｂ：イネーブル、ビデオＲＡＭ５ａ、５
ｃ：ディセイブル ■の場合 ビデオＲＡＭ５ ｃ ：イネーブル、ビデオＲＡＭ５ａ
、５ｂ：ディセイブル ■の場合 ビデオＲＡＭ５ ａ、 ５ ｂ ： イネ−フル、
ヒテｔＲＡＭ５Ｃ：ディセイブル ■の場合 ビデオＲＡＭ５ａ、５ｃ：イネーブル、ビデオＲＡＭ５
ｂ ：ディセイブル ■の場合 ビデオＲＡＭ５ｂ、５ｃ：イネーブル、ビデオＲＡＭ５
３：ディセイブル、 ■の場合 ビデオＲＡＭ５ａ〜５ｃ：イネーブル になっているので、表示色に対応したビデオＲＡＭにの
み静止画情報が書込まれることになる。従って、一連の
書込みサイクルで複数のビデオＲＡＭへの書込みが完了
する。
を出力 ■表示色 緑 ｉ ／ ｏポート３より３ａ＝Ｈ，３ｂ−Ｌ、３ｃ−Ｈ
を出力 ■表示色 青 ｉ ／ ｏポート３より３ａ＝Ｈ，３ｂ＝Ｈ，３ｃ−り
を出力 ■表示色 黄 ｒ ／ ｏボート３より３ａ＝Ｌ、、３ｂ＝Ｌ、３ｃ−
Ｈを出力 ■表示色 マゼンダ ｉ ／ ｏポート３より３ａ＝Ｌ、３ｂ＝Ｈ，３ｃ＝Ｌ
を出力 ■表示色 シアン ゛ ｉ１０ボート３より３ａ＝肥 ３ｂ＝Ｌ、３ｃ＝Ｌ
を出力 ■表示色 白 ｉ ／ ｏポート３より３ａ＝Ｌ； ３ｂ＝Ｌ、３ｃ
＝Ｌを出力 次に、コントロール線２ＣをＨにしてマルチプレクサ７
ａ〜７ＣをＡＩ、Ａ’２入力端子側に切換え、表示しよ
うとする図形の形状に合致したアドレスをアドレスバス
２ｂに送出し、静止画情報例えば着色部分をＨ１非着色
一部分をＬとした情報をデータバス２ａに送出する。前
記■〜■の処理に対応して各ビデオＲＡＭ５ａ〜５ｃの
動作状態はそれぞれ、 ■の場合 ビデオＲＡＭ５ａ：イネーブル、ビデオＲＡＭ５’ｂ、
５ｃ：デイセイブル ■の場合 ビデオＲＡＭ５ｂ：イネーブル、ビデオＲＡＭ５ａ、５
ｃ：ディセイブル ■の場合 ビデオＲＡＭ５ ｃ ：イネーブル、ビデオＲＡＭ５ａ
、５ｂ：ディセイブル ■の場合 ビデオＲＡＭ５ ａ、 ５ ｂ ： イネ−フル、
ヒテｔＲＡＭ５Ｃ：ディセイブル ■の場合 ビデオＲＡＭ５ａ、５ｃ：イネーブル、ビデオＲＡＭ５
ｂ ：ディセイブル ■の場合 ビデオＲＡＭ５ｂ、５ｃ：イネーブル、ビデオＲＡＭ５
３：ディセイブル、 ■の場合 ビデオＲＡＭ５ａ〜５ｃ：イネーブル になっているので、表示色に対応したビデオＲＡＭにの
み静止画情報が書込まれることになる。従って、一連の
書込みサイクルで複数のビデオＲＡＭへの書込みが完了
する。
なお、ＣＰＵＩは上記書込み処理が完了すると、コント
ロール線２ｃをＬにしてマルチプレクサ７ａ〜７ｃをＢ
ｌ、Ｂ２入力端子側に切換え、ＣＲＴＣアドレスによる
ビデオＲＡＭ５ａ〜５ｃのサイクリックな読出しを行な
わせる。
ロール線２ｃをＬにしてマルチプレクサ７ａ〜７ｃをＢ
ｌ、Ｂ２入力端子側に切換え、ＣＲＴＣアドレスによる
ビデオＲＡＭ５ａ〜５ｃのサイクリックな読出しを行な
わせる。
発明の詳細
な説明したように、本発明によれば、複数のビデオメモ
リが同一アドレス空間にあり且つｉ１０ボー１−により
書込みたいビデオメモリのみがイネーブル状態となるの
で、複数のビデオメモリをイネーブル状態としておくご
とにより、同一書込みライクルで複数のビデオ・メモリ
に同一の静止画情報を書込むことができ、複数のしデオ
メモリに同一の静止画情報を書込む処理が高速に行なえ
る効果がある。また、複数のビデオメモリを同一アドレ
ス空間としたごとによりＣＩ） Ｕのメモリ空間が少な
くて済む効果もある。
リが同一アドレス空間にあり且つｉ１０ボー１−により
書込みたいビデオメモリのみがイネーブル状態となるの
で、複数のビデオメモリをイネーブル状態としておくご
とにより、同一書込みライクルで複数のビデオ・メモリ
に同一の静止画情報を書込むことができ、複数のしデオ
メモリに同一の静止画情報を書込む処理が高速に行なえ
る効果がある。また、複数のビデオメモリを同一アドレ
ス空間としたごとによりＣＩ） Ｕのメモリ空間が少な
くて済む効果もある。
第１図は本発明実施例のハードウェア構成の一例を示す
要部ブロック図、第２図は本発明実施例の処理の一例を
示すフローチャート、第３図は従来の処理を示すフロー
チャー１・である。 ■はＣＰＵ、２ａばデータバス、２ｂはアドレスバス、
２Ｃはコントロール線、３はｉ ／ ｏポート住、４ａ
〜４Ｃはハソファ、５ａ〜５ＣばビデオＲＡＭ、６はア
トレスデフーダ、７ａ〜７ｂはマルチプレクサ、８はＣ
ＲＴコントローラ、９はＣＲＴ、１０ａ〜ＩＯＣはノア
回路である。
要部ブロック図、第２図は本発明実施例の処理の一例を
示すフローチャート、第３図は従来の処理を示すフロー
チャー１・である。 ■はＣＰＵ、２ａばデータバス、２ｂはアドレスバス、
２Ｃはコントロール線、３はｉ ／ ｏポート住、４ａ
〜４Ｃはハソファ、５ａ〜５ＣばビデオＲＡＭ、６はア
トレスデフーダ、７ａ〜７ｂはマルチプレクサ、８はＣ
ＲＴコントローラ、９はＣＲＴ、１０ａ〜ＩＯＣはノア
回路である。
Claims (1)
- 複数のビデオメモリを有する表示装置における前記ビデ
オメモリに静止画情報を書込む書込み器において、前記
複数のビデオメモリに同一アドレス空間を割当てると共
に、ＣＰＵからのデータを受けて前記複数のビデオメモ
リのチップセレクト信号を発生するビデオメモリ選択手
段と、ビデオメモリに静止画情報を書込む前に前記選択
手段で書込みたいビデオメモリのみをイネーブル状態と
し、しかる後静止画情報とアドレス情報とを前記複数の
ビデオメモリに送出する手段とを具備したことを特徴と
する表示装置におけるビデオメモリ書込み器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128160A JPS617882A (ja) | 1984-06-21 | 1984-06-21 | 表示装置におけるビデオメモリ書込み器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128160A JPS617882A (ja) | 1984-06-21 | 1984-06-21 | 表示装置におけるビデオメモリ書込み器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617882A true JPS617882A (ja) | 1986-01-14 |
Family
ID=14977868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128160A Pending JPS617882A (ja) | 1984-06-21 | 1984-06-21 | 表示装置におけるビデオメモリ書込み器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617882A (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS5843035A (ja) * | 1981-09-08 | 1983-03-12 | Matsushita Electric Ind Co Ltd | 記憶表示装置 |
| JPS5854381A (ja) * | 1981-09-29 | 1983-03-31 | キヤノン株式会社 | 表示装置 |
| JPS5855976A (ja) * | 1981-09-29 | 1983-04-02 | キヤノン株式会社 | 表示装置 |
| JPS58187996A (ja) * | 1982-04-28 | 1983-11-02 | 株式会社日立製作所 | 表示メモリ回路 |
| JPS58189690A (ja) * | 1982-04-30 | 1983-11-05 | 株式会社日立製作所 | 画像表示装置 |
| JPS5974590A (ja) * | 1982-10-20 | 1984-04-27 | 株式会社日立製作所 | デイスプレイ装置のメモリ制御方式 |
| JPS5991488A (ja) * | 1982-11-18 | 1984-05-26 | 株式会社東芝 | カラ−グラフイツクデイスプレイ装置 |
-
1984
- 1984-06-21 JP JP59128160A patent/JPS617882A/ja active Pending
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