JPS5854731A - 論理回路 - Google Patents
論理回路Info
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- JPS5854731A JPS5854731A JP15435581A JP15435581A JPS5854731A JP S5854731 A JPS5854731 A JP S5854731A JP 15435581 A JP15435581 A JP 15435581A JP 15435581 A JP15435581 A JP 15435581A JP S5854731 A JPS5854731 A JP S5854731A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- current
- resistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229920006395 saturated elastomer Polymers 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ、トランジスタロジック（Ｔｒａ
ｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ以
下ＴＴＬと略記する）系の論理回路で特に出カブルアツ
ブ回路ケ有する論理回路に関する。
ｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ以
下ＴＴＬと略記する）系の論理回路で特に出カブルアツ
ブ回路ケ有する論理回路に関する。
一般にＴＴＬ系論理回路の出力トランジスタは入力の論
理信号の状態に応じて導通か遮断の何れか一方の状態に
のみ切換わる。ナンド（ＮＡＮＤ）回路の場合、所定レ
ベル以上の入力端子全印加すると出力トランジスタには
導通電流が供給され、導通状態となり出力電極は正論理
の場合′０“レベルになる。
理信号の状態に応じて導通か遮断の何れか一方の状態に
のみ切換わる。ナンド（ＮＡＮＤ）回路の場合、所定レ
ベル以上の入力端子全印加すると出力トランジスタには
導通電流が供給され、導通状態となり出力電極は正論理
の場合′０“レベルになる。
逆に所定レベル以下の入力端子が印加されると出力トラ
ンジスタは遮断駆動され遮断状態となり出力電極は′
１ “レベルとなる。一般に論理回路は回路の消費電力
が小さく、出力トランジスタが遮断状態すなわち′″１
＃１＃レベル時電圧は雑音余裕度の点から十分に高レベ
ルであることが望ましい。特に入力しきい１直の高いＭ
Ｏ８論理回路を駆動する場合、電源電圧匝に近い高レベ
ルが必要である。
ンジスタは遮断駆動され遮断状態となり出力電極は′
１ “レベルとなる。一般に論理回路は回路の消費電力
が小さく、出力トランジスタが遮断状態すなわち′″１
＃１＃レベル時電圧は雑音余裕度の点から十分に高レベ
ルであることが望ましい。特に入力しきい１直の高いＭ
Ｏ８論理回路を駆動する場合、電源電圧匝に近い高レベ
ルが必要である。
第１図は従来の’Ｉ’ＴＬ系論理回路の−し１］を示す
回路接続図で複数個の入力電極１又け２に接続されたダ
イオード１６及び１７のアノードは共に抵抗１０を介し
て電源電極４に接続され入力ゲート回路を構成している
。ダイオード１６及び１７のアノードと電流駆動トラン
ジスタ６のベースが接続され電流駆動トランジスタ６の
エミッタは出力トランジスタ７のベースに接続され、出
力トランジスタ７のエミッタは基準電位点５に接地され
、コレクタは出力電極３ ＶＣ接＠されている。オフバ
ッファトランジスタ８のベースは電流駆動トランジスタ
６のコレクタに接続されエミッタはオフバッファトラン
ジスタ９のベースに又、オフバッファトランジスタ９の
エミッタは出力電極３にそれぞれ接ｔｇれている。ｘｉ
駆動トランジスタ６のコレクタと電源電極間に抵抗１１
が又、オフバッファトランジスタ８及び９のコレクタと
電源電極間に抵抗１３がそれぞれ接続されている。オフ
バッファトランジスタ８及びｔ流駆動トランジスタ６の
エミッタは抵抗１４及び１２ケ介して基準電位点５にそ
れぞれ接地されている。
回路接続図で複数個の入力電極１又け２に接続されたダ
イオード１６及び１７のアノードは共に抵抗１０を介し
て電源電極４に接続され入力ゲート回路を構成している
。ダイオード１６及び１７のアノードと電流駆動トラン
ジスタ６のベースが接続され電流駆動トランジスタ６の
エミッタは出力トランジスタ７のベースに接続され、出
力トランジスタ７のエミッタは基準電位点５に接地され
、コレクタは出力電極３ ＶＣ接＠されている。オフバ
ッファトランジスタ８のベースは電流駆動トランジスタ
６のコレクタに接続されエミッタはオフバッファトラン
ジスタ９のベースに又、オフバッファトランジスタ９の
エミッタは出力電極３にそれぞれ接ｔｇれている。ｘｉ
駆動トランジスタ６のコレクタと電源電極間に抵抗１１
が又、オフバッファトランジスタ８及び９のコレクタと
電源電極間に抵抗１３がそれぞれ接続されている。オフ
バッファトランジスタ８及びｔ流駆動トランジスタ６の
エミッタは抵抗１４及び１２ケ介して基準電位点５にそ
れぞれ接地されている。
この回路の動作は次の通りである。複数個の人力電極１
及び２の全てに所定レベル（約１．２Ｖ）以上の電圧が
印加されると抵抗１０の電流は電流駆動トランジスタ６
のベースに流れ電流駆動トランジスタ６を導通状態にす
る。よって電流駆動トランジスタ６のコレクタには抵抗
１１で制限される電流が流れる。電流駆動トランジスタ
６のエミッタ電流（ベース電流＋コレクタ電流）は出力
トランジスタ７を導通駆動すると同時に抵抗１２に分流
する。一方、オフバッファトランジスタ８及び９は遮断
状態にあり出力電極３には低レベル（ゝ０＃レベル）が
現われる。この状態において抵抗１５にはＶ。ｏ−■。
及び２の全てに所定レベル（約１．２Ｖ）以上の電圧が
印加されると抵抗１０の電流は電流駆動トランジスタ６
のベースに流れ電流駆動トランジスタ６を導通状態にす
る。よって電流駆動トランジスタ６のコレクタには抵抗
１１で制限される電流が流れる。電流駆動トランジスタ
６のエミッタ電流（ベース電流＋コレクタ電流）は出力
トランジスタ７を導通駆動すると同時に抵抗１２に分流
する。一方、オフバッファトランジスタ８及び９は遮断
状態にあり出力電極３には低レベル（ゝ０＃レベル）が
現われる。この状態において抵抗１５にはＶ。ｏ−■。
Ｌ／几、５ の電流が流れる。ここで■。Ｃは電源電圧
、ＶｏＬは低レベル（′０＃レベル）出力電圧、Ｒ１５
は抵抗１５の抵抗値である。
、ＶｏＬは低レベル（′０＃レベル）出力電圧、Ｒ１５
は抵抗１５の抵抗値である。
逆に１個以上の任意の人力電極に所定レベル以下の電圧
が印加されると抵抗１０の電流はダイオードを通って入
力電圧から外部に流出し電流駆動トランジスタ６のベー
ス電流はなくなるので電流駆動トランジスタ６は遮断状
態となる。この状態に於てはもはや電流駆動トランジス
タ６から供給される電流はなく出力トランジスタ７は遮
断状態となる。電流駆動トランジスタ６が遮断しコレク
タ電位が抵抗１１により上昇するとオフバッファトラン
ジスタ８に電流が供給され、オフバッファトランジスタ
８及び９け導通状態となり出力電極３に接続された外部
負荷に電流を供給する。従って出力トランジスタ７のコ
レクタ電位は上昇し正論理に於いてゝ１“レベルとなる
。オフバッファトランジスタ８及び９による高レベル出
力電圧は■ｏｃが５■の場合約３．” ■（■ＣＣ’Ｈ
ＥＱ８−■ＢＥＱ９）である。ここで■ＢＥＱ８及び■
Ｂ工、はオフバッファトランジスタ８及び９のベース・
エミッタ間電圧ケそれぞれ表わす。しかしながら出力電
極の電位はプルアップ抵抗１５に」：りさらに電源電圧
（ｖｃｏ）近傍迄上昇する。
が印加されると抵抗１０の電流はダイオードを通って入
力電圧から外部に流出し電流駆動トランジスタ６のベー
ス電流はなくなるので電流駆動トランジスタ６は遮断状
態となる。この状態に於てはもはや電流駆動トランジス
タ６から供給される電流はなく出力トランジスタ７は遮
断状態となる。電流駆動トランジスタ６が遮断しコレク
タ電位が抵抗１１により上昇するとオフバッファトラン
ジスタ８に電流が供給され、オフバッファトランジスタ
８及び９け導通状態となり出力電極３に接続された外部
負荷に電流を供給する。従って出力トランジスタ７のコ
レクタ電位は上昇し正論理に於いてゝ１“レベルとなる
。オフバッファトランジスタ８及び９による高レベル出
力電圧は■ｏｃが５■の場合約３．” ■（■ＣＣ’Ｈ
ＥＱ８−■ＢＥＱ９）である。ここで■ＢＥＱ８及び■
Ｂ工、はオフバッファトランジスタ８及び９のベース・
エミッタ間電圧ケそれぞれ表わす。しかしながら出力電
極の電位はプルアップ抵抗１５に」：りさらに電源電圧
（ｖｃｏ）近傍迄上昇する。
この様に従来の論理回路に於いては出力電極が１０“レ
ベル時に、高レベル出力電圧を高める為に設けたプルア
ップ抵抗１５に電流がＭＵれる為、不所望な電力消費を
生じる欠点がある。
ベル時に、高レベル出力電圧を高める為に設けたプルア
ップ抵抗１５に電流がＭＵれる為、不所望な電力消費を
生じる欠点がある。
本発明の目的は高レベル出力電圧が十分に高く、低消費
電力のＴＴＬ系論理回路を提供することで５− ある。
電力のＴＴＬ系論理回路を提供することで５− ある。
本発明は高レベル出力電圧を高める為に伝導型の異なる
トランジスタ（例えばＮＰＮ ）ランジスタに対してＰ
ＮＰ ）ランジスタ）を出カブルアツブ回路のプルアッ
プトランジスタとして使用し、該トランジスタを必装に
応じて導通又は遮断することを特徴とする。すなわち１
０“レベル出力時には該ＰＮＰ ）ランジスタを遮断状
態にし、′１ “レベル出力時に導通状態とする。
トランジスタ（例えばＮＰＮ ）ランジスタに対してＰ
ＮＰ ）ランジスタ）を出カブルアツブ回路のプルアッ
プトランジスタとして使用し、該トランジスタを必装に
応じて導通又は遮断することを特徴とする。すなわち１
０“レベル出力時には該ＰＮＰ ）ランジスタを遮断状
態にし、′１ “レベル出力時に導通状態とする。
以下実施例に従い図面を用いて本発明の詳細な説明する
。
。
第２図は本発明の一実施例ケ示す回路接続図でトランジ
スタ２１及び２２、抵抗１８．１９及び２０によシ出カ
ブルアツブ回路が形成されている。
スタ２１及び２２、抵抗１８．１９及び２０によシ出カ
ブルアツブ回路が形成されている。
抵抗１８は電流駆動トランジスタ６のコレクタと制御ト
ランジスタ２１のベースに接続され、制御トランジスタ
２１のベースは抵抗１９ケ介して基準電位点５に接地さ
れている。コレクタは抵抗２０を介してプルアップトラ
ンジスタ（ＰＮＰ）ランジスタ）２２のベースに接続さ
れ、ＰＮＰ ）ラン６一 ジスタ２２のエミッタは電源電極４に又コレクタは出力
電極３にそれぞれ接続されている。出カブルアツブ回路
以外はゾルアップ抵抗を除いて従来の論理回路例と同じ
であり動作説明全省略する。
ランジスタ２１のベースに接続され、制御トランジスタ
２１のベースは抵抗１９ケ介して基準電位点５に接地さ
れている。コレクタは抵抗２０を介してプルアップトラ
ンジスタ（ＰＮＰ）ランジスタ）２２のベースに接続さ
れ、ＰＮＰ ）ラン６一 ジスタ２２のエミッタは電源電極４に又コレクタは出力
電極３にそれぞれ接続されている。出カブルアツブ回路
以外はゾルアップ抵抗を除いて従来の論理回路例と同じ
であり動作説明全省略する。
なお、本実施例に於いてトランジスタはトランジスタ２
２ケ除いて全てＮＰＮ型である。この出カブルアツブ回
路の動作は次の通りである。
２ケ除いて全てＮＰＮ型である。この出カブルアツブ回
路の動作は次の通りである。
電流駆動トランジスタ６が遮断すると電流駆動トランジ
スタ６のコレクタ電位は抵抗１１により上昇し抵抗１１
を流れる電流はオフバッファトランジスタ８及び９を導
通駆動すると共に抵抗１８を介して制御トランジスタ２
１ケ導通駆動する。
スタ６のコレクタ電位は抵抗１１により上昇し抵抗１１
を流れる電流はオフバッファトランジスタ８及び９を導
通駆動すると共に抵抗１８を介して制御トランジスタ２
１ケ導通駆動する。
よってＰＮＰ ）ランジスタ２２は抵抗２０で制限され
るベース電流により飽和導通駆動される。
るベース電流により飽和導通駆動される。
従って出力電極の電位はオフバッファトランジスタ８及
び９によりｖＣＯ−■ＢＥＱ８−ＶＢＥＱＩＩのレベル
（約３．５ Ｖ ）迄急速に上昇し、さらに出カブルア
ツブ回路によυ■ｃｃからＰＮ′Ｐトランジスタ２２の
飽和コレクタエミッタ間電圧（ＶＣＥ中０．２ Ｖ ）
を差し引いた十分高い電圧（約４．８Ｖ）迄上昇する。
び９によりｖＣＯ−■ＢＥＱ８−ＶＢＥＱＩＩのレベル
（約３．５ Ｖ ）迄急速に上昇し、さらに出カブルア
ツブ回路によυ■ｃｃからＰＮ′Ｐトランジスタ２２の
飽和コレクタエミッタ間電圧（ＶＣＥ中０．２ Ｖ ）
を差し引いた十分高い電圧（約４．８Ｖ）迄上昇する。
次に電流駆動トランジスタ６が導通し、該トランジスタ
のコレクタ電位が低くなると制御トランジスタ２１は抵
抗１９によυ遮断駆動される為、ＰＮＰ ）ランジスタ
２２けベース電流がなくなり遮断状態となる。
のコレクタ電位が低くなると制御トランジスタ２１は抵
抗１９によυ遮断駆動される為、ＰＮＰ ）ランジスタ
２２けベース電流がなくなり遮断状態となる。
従って不所望な電流が流れない。なお出カブルアツブ回
路全構成している抵抗１８．１９及び２０はＰＮＰ ）
ランジスタ２２及び制御トランジスタ２１の持つ十分高
い電流増幅率によシ高抵抗が使用出来る為出カブルアツ
ブ回路の消費電力は小さく論理回路の不所望な、消費電
力の増加は小さい。
路全構成している抵抗１８．１９及び２０はＰＮＰ ）
ランジスタ２２及び制御トランジスタ２１の持つ十分高
い電流増幅率によシ高抵抗が使用出来る為出カブルアツ
ブ回路の消費電力は小さく論理回路の不所望な、消費電
力の増加は小さい。
第３図及び第４図は本発明の他の実施例分示す回路接続
図である。出力シルアツブ回路の抵抗１８をオフバッフ
ァトランジスタ８のエミッタに接続している点とダイオ
ード２３を抵抗１８と直列に挿入している点が前記実施
例と異なる。第４図はオフバッファトランジスタ會持た
ない論理回路の実施例である。しかしながら出カブルア
ツブ回路の働きについては第２図、第３図及び第４図そ
れぞれに示めす実施例共同様であり説明を省略する。
図である。出力シルアツブ回路の抵抗１８をオフバッフ
ァトランジスタ８のエミッタに接続している点とダイオ
ード２３を抵抗１８と直列に挿入している点が前記実施
例と異なる。第４図はオフバッファトランジスタ會持た
ない論理回路の実施例である。しかしながら出カブルア
ツブ回路の働きについては第２図、第３図及び第４図そ
れぞれに示めす実施例共同様であり説明を省略する。
以上述べた様に本発明によれば出カブルアツブ回路によ
り高い′１′ルベル出力電圧が得られ、１０ルベル出力
時には出カブルアツブ回路が遮断する為、回路の消費電
力が小さく雑音余裕の大へいＴＴＬ系論哩論理が得られ
効果は大縫い。
り高い′１′ルベル出力電圧が得られ、１０ルベル出力
時には出カブルアツブ回路が遮断する為、回路の消費電
力が小さく雑音余裕の大へいＴＴＬ系論哩論理が得られ
効果は大縫い。
第１図は従来のＴＴＬ系論卯回路を示す回路接続図、第
２図、第３図及び第４図はそれぞれ本発明の一実施例及
び他の実施例を示す回路接続図である。 １．２・・・・・・人力電極、３・・・・・・出力電極
、４・・・・・・電源電極、５・・・・・・基準電位点
、６，７，８，９．２１・・・・・・ＮＰＮ ）ランジ
スタ、２２・・・・・・ＰＮＰ）ランジスタ、１０．１
１，１２，１３，１４，１５，１８．１９．２０・・・
・・・抵抗、１６．１７．２３・・・・・・ダイオード
。 ９− 警１拐
２図、第３図及び第４図はそれぞれ本発明の一実施例及
び他の実施例を示す回路接続図である。 １．２・・・・・・人力電極、３・・・・・・出力電極
、４・・・・・・電源電極、５・・・・・・基準電位点
、６，７，８，９．２１・・・・・・ＮＰＮ ）ランジ
スタ、２２・・・・・・ＰＮＰ）ランジスタ、１０．１
１，１２，１３，１４，１５，１８．１９．２０・・・
・・・抵抗、１６．１７．２３・・・・・・ダイオード
。 ９− 警１拐
Claims (1)
- 入力ゲート回路、電源電極と出力電極間に接続された第
−伝導型のプルアップトランジスタ、第二伝導壁の出力
トランジスタ及び該出力トランジスタに電流を供給する
第二伝導型の電流駆動トランジスタを具備してなる論理
回路に於いて該電流駆動トランジスタの状態に応じてプ
ルアップトランジスタを導通及び遮断のいずれかの状態
に切換える第二伝導壁の制御トランジスタを有すること
を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15435581A JPS5854731A (ja) | 1981-09-29 | 1981-09-29 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15435581A JPS5854731A (ja) | 1981-09-29 | 1981-09-29 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854731A true JPS5854731A (ja) | 1983-03-31 |
Family
ID=15582340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15435581A Pending JPS5854731A (ja) | 1981-09-29 | 1981-09-29 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854731A (ja) |
-
1981
- 1981-09-29 JP JP15435581A patent/JPS5854731A/ja active Pending
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