JPS5857120B2 - 時計用ブザ−駆動回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、分周段出力を利用した時計用ブザー駆動回路
に関する。

従来、分周段出力を利用した時計用ブザー駆動回路にお
いては、分周段よりの出力組み合わせが固定であるため
に、ブザーへの入力波形は常に一定であり、駆動回路も
一定出力であるために、音量を可変とするにはボリウム
を用いたり、低抗値を切換えるような方法が用いられて
いた。

しかし、このような方法では、ボリウム及び抵抗体の形
状が大きくなることから小型化には不向きであり、経済
性も悪いという欠点があった。

本発明は上記の欠点を解消し、電気的に回路を切換える
ことによって、小型且つ経済的に音量調節を行うことを
目的としたものである。

以下、本発明の詳細を図面に従って説明すると、第１図
は本発明による一実施例であり、符号Ｏ８Ｃは発振回路
でたとえば水晶またはタンタル酸リチウムのような圧電
物質を用いて発振させている。

Ｆ −Ｆｌ・・・・・・・・・Ｆ−Ｆｎ はフリップ・
フロップであり分周回路１１を構成している。

１，２はＮＡＮＤ回路、３はＮＯＲ回路、４はバッファ
回路、ＳＰはブザー、Ｓｗｌはスイッチ、Ａは制御入力
端、ａ −ｉは第２図を説明するための入出力端記号を
示し、ＶＤＤ は電源の７・イレベル側、■ｓｓハ電源
のローレベル側端子を示す。

ここで、発振回路Ｏ８Ｃの出力はフリップ・フロップＦ
−Ｆ１〜Ｆ−Ｆｎをシリーズに接続して成る分周回路
１１の初段のフリップ・フロップＦ −Ｆｌへ入力され
ている。

また、ＮＡＮＤ回路１０入力の一方へは分周回路１１の
フリップ・フロップＦ−Ｆｒ 、よりの出力が、もう一
方へはスイッチＳｗ１によって電； 源のＶＤＤ ま
たはＶＳＳ 側へ接続され、ＮＡＮＤ回路２０入力は、
フリップ・フロップＦ−Ｆｒ。

Ｆ−Ｆｍの出力とＮＡＮＤ回路１の出力が接続されてお
り、ＮＯＲ回路３にはＮＡＮＤ回路２の出力とこの出力
を制御するための制御用入力が接続され、バッファ回路
４を介してブザーＳＰに供給されるように接続されてい
る。

以上のような構成において本発明による時計用ブザー回
路を作動させる場合について説明すると、発振回路Ｏ８
Ｃにおいてはたとえば水晶とかタン； タル酸リチウム
等の圧電発振子による発振が行なわれており、分周回路
１１によりしかるべき周波数、すなわち時計回路におい
てはフリップ・フロップＦ−ＦｎにＩＨｚの出力が得ら
れ、さらにここには図示されない計時回路への出力とな
るようン に分周されている。

いまスイッチＳＷ１を電源のＶＳＳ 側に接続するよう
にセットすると入力ａには第２図ａに示されるようなデ
ジタル波形が入力されているが、それにかかわらずＮＡ
ＮＤ 回路１の出力はノ１イレベル５ のままとなる
。

ところで、ＮＡＮＤ 回路２の入力ｄ、ｅには第２図
ｄ、ｅに示すような波形が入力されているためにＮＡＮ
Ｄ回路２の出力は第２図ｆのように、入力ｅの波形で区
切られる入力ｄの波形が出力となって現われている。

そこで、ＮＯＲ回路３０入力端Ａが図示されない発音指
示回路からの発音指示によりローレベルになった時、Ｎ
ＯＲ回路３は入力ｆのみに関係するインバータと等価と
なるため、出力波形が伝達されバッファ回路４によって
電流増巾をうけブザーＳＰを駆動し発音させるのである
が、発音指示のない時入力端Ａはバイレベルとなってい
るためＮＯＲ回路３の出力は常にローレベル、従ってバ
ッファ回路４を介してブザーＳＰには駆動波形が得られ
ず、発音は停止している。

ここで、時計用の場合、発音体であるブザーＳＰは入力
ｄの矩形波のくり返し周波数にほぼ共振点を合わせてあ
り、スイッチＳｗ１が電源のＶＳＳ 側に接続されてお
り且つ入力端Ａより入力ｇにローレベル入力が供給され
ている時は、前記のように入力ｄの波形を人力ｅの波形
で断続する波形（第２図ｉの前部）となって、この場合
、ｈ、ｉともデユーティ比が１：１の波形となる。

従って入力ｄの矩形波のくり返し周波数に共振点を合わ
せたブザーＳＰには基本波成分が最大となるような入力
信号が供給されることになり、音量は最大となる。

次にスイッチＳｗ１を電源のＶＤＤ側に接続した場合を
考えてみよう。

ＶＤＤはバイレベルであるからＮＡＮＤ回路１は人力ａ
のみに関係するインバータ回路と同等になり、第２図の
タイムチャートの後半に示されるように出力Ｃが得られ
、さらにＮＡＮＤ回路２によって出力ｆの後半の波形が
得られる。

以下電源のＶＳＳ側にスイッチＳｗ１を接続した時と同
様にブザーＳＰに信号が供給される。

ところで、スイッチＳ′ｗ１を電源のＶＤＤ側に接続し
た場合ブザーＳＰに電圧が印加される時間と印加されな
い時間の比は、入力ｅがノ・イレベルとなった時にはほ
ぼ１：３となる。

従ってブザーＳＰに供給される基本波成分が減少し、ノ
くローも減るために、音量はデユーティ比が１：１であ
った時より減少する。

以上のように本発明によれば、分周回路１１０分周段出
力の組み合わせによって、ブザーの駆動パルスのデユー
ティ比を変化させることにより、ブザーの音量をデジタ
ル的に変化させることが可能であり、ボリウムや抵抗体
のような外付部品を必要とせずに音量を変化できるため
に、小型で経済的な時計用ブザー駆動回路を提供できる
という優れた効果がある。

【図面の簡単な説明】

第１図は本発明による時計用ブザー駆動回路の一実施例
を示す回路図、第２図は第１回合部のタイムチャートを
示す図である。 Ｏ８Ｃ・・・・・・発振回路、Ｆ−Ｆ１〜Ｆ’−Ｆｎ・
・・・・・フリップフロップ、１，２・・・・・・ＮＡ
ＮＤ回路、３・・・・・・ＮＯＲ回路、４・・・・・・
バッファ回路、ＳＰ・・・・・・ブザー、ｓｗｌ・・・
・・・スイッチ、１１・・・・・・分周回路、ＶＤＤ
ｔｖｓＳ・・・・・・電源、Ａ・・・・・・入力端子。

Claims (1)

【特許請求の範囲】
1. １ 発振回路の分周段よりの出力を用いてブザーを駆動
   する回路において、前記分周段出力の組み合わせを変え
   ることにより、パルスのデユーティ比を変化させ、音量
   を調節できるよう構成したことを特徴とした時計用ブザ
   ー駆動回路。