JPS6316926B2 - - Google Patents
Info
- Publication number
- JPS6316926B2 JPS6316926B2 JP54040149A JP4014979A JPS6316926B2 JP S6316926 B2 JPS6316926 B2 JP S6316926B2 JP 54040149 A JP54040149 A JP 54040149A JP 4014979 A JP4014979 A JP 4014979A JP S6316926 B2 JPS6316926 B2 JP S6316926B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- circuit
- clock
- output
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Electric Clocks (AREA)
- Electromechanical Clocks (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は分周比の調節可能な分周回路を有する
電子時計用回路に関するものである。
電子時計用回路に関するものである。
従来、電子時計における歩度調整は、発振回路
における発振周波数の調整により行なわれてき
た。第１図はこの発振回路の代表例を示す。
CMOS（相補型MOS）インバータINVを増幅器
とし、水晶X′talを帰還回路とする構成であつて、
CG，CDは共振回路の直列共振系を形成する。又
トランジスタ１，２はバイアス設定用トランジス
タである。この回路においては通常CGをトリマ
ーコンデンサとして周波数調整をしてきた。しか
しこの方式では次に挙げる点において無理があ
る。
における発振周波数の調整により行なわれてき
た。第１図はこの発振回路の代表例を示す。
CMOS（相補型MOS）インバータINVを増幅器
とし、水晶X′talを帰還回路とする構成であつて、
CG，CDは共振回路の直列共振系を形成する。又
トランジスタ１，２はバイアス設定用トランジス
タである。この回路においては通常CGをトリマ
ーコンデンサとして周波数調整をしてきた。しか
しこの方式では次に挙げる点において無理があ
る。
(1) CGによる可変範囲が狭く、水晶振動子自体
の周波数調整に依存する分が大きく、このため
工程ロス分が大きくなる。
の周波数調整に依存する分が大きく、このため
工程ロス分が大きくなる。
(2) CGに依存して発振回路の消費電流が変化す
るので、消費電力を下げるためにはCGの値を
消費電力が最低になるように固定するのが望ま
しいが、このためにやはり振動子自体の共振周
波数の調整をかなり厳密にやらねばならない
が、現実にはむずかしい。
るので、消費電力を下げるためにはCGの値を
消費電力が最低になるように固定するのが望ま
しいが、このためにやはり振動子自体の共振周
波数の調整をかなり厳密にやらねばならない
が、現実にはむずかしい。
従つて本発明の目的は、低消費電力の分周比可
変の時計用分周器を実現し、電子時計の振動子の
共振周波数のバラツキに対するトレランスを広
げ、振動子を作りやすくすることと、電子時計の
消費電力を低減化して、電池の寿命を伸ばすこと
にある。
変の時計用分周器を実現し、電子時計の振動子の
共振周波数のバラツキに対するトレランスを広
げ、振動子を作りやすくすることと、電子時計の
消費電力を低減化して、電池の寿命を伸ばすこと
にある。
本発明は前記の難点を解決する手段として、時
計の表示回路へ入力する信号を作成するのに欠か
せない、発振回路の発振信号を分周する分周器の
一部をスタテイツクより消費電力の少ないダイナ
ミツク分周器を用い、更にはこのダイナミツク分
周器の分周比を可変することにより分周出力周波
数を調整する構成を用いるものである。
計の表示回路へ入力する信号を作成するのに欠か
せない、発振回路の発振信号を分周する分周器の
一部をスタテイツクより消費電力の少ないダイナ
ミツク分周器を用い、更にはこのダイナミツク分
周器の分周比を可変することにより分周出力周波
数を調整する構成を用いるものである。
第２図は本発明の骨子を示す分周比可変のダイ
ナミツク分周回路を示す。φ0は入力クロツクで
あつてＰチヤネルトランジスタよりなるクロツク
トランジスタ７〜１１とＮチヤネルトランジスタ
よりなるクロツクトランジスタ２２〜２６に共通
に入力されるが、Ｐチヤネル側とＮチヤネル側は
同相であればレベルや振幅がＰチヤネル側とＮチ
ヤネル側に互いに異つていてもよい。ブロツク５
は３段のインバータ回路を示しＰチヤネルトラン
ジスタ１２〜１４、Ｎチヤネルトランジスタ１７
〜１９が各々ＰとＮのペアを形成し、入力２７と
出力３０を有する。
ナミツク分周回路を示す。φ0は入力クロツクで
あつてＰチヤネルトランジスタよりなるクロツク
トランジスタ７〜１１とＮチヤネルトランジスタ
よりなるクロツクトランジスタ２２〜２６に共通
に入力されるが、Ｐチヤネル側とＮチヤネル側は
同相であればレベルや振幅がＰチヤネル側とＮチ
ヤネル側に互いに異つていてもよい。ブロツク５
は３段のインバータ回路を示しＰチヤネルトラン
ジスタ１２〜１４、Ｎチヤネルトランジスタ１７
〜１９が各々ＰとＮのペアを形成し、入力２７と
出力３０を有する。
又クロツクトランジスタ２２と並列に信号VC
によりスイツチングされる制御トランジスタ３４
を有する。又ブロツク６は偶数段のインバータ回
路（０、２、４、６………）を示しこの例では２
段を示しており15と20、16と21がペアとなつてい
る。このブロツクは入力３０と出力２８を有す
る。この段が０の場合は出力３０が直接入力２７
に接続される。この例で言えば入力２７から出力
２８まで、又出力２８が入力２７に接続され各イ
ンバータ回路がループ状に接続されたリングカウ
ンタを構成している。通常VCがＨレベルであり
制御トランジスタ３４がオンしていると、トラン
ジスタ２２は無視されてこの回路は1/4分周回路
となつている。
によりスイツチングされる制御トランジスタ３４
を有する。又ブロツク６は偶数段のインバータ回
路（０、２、４、６………）を示しこの例では２
段を示しており15と20、16と21がペアとなつてい
る。このブロツクは入力３０と出力２８を有す
る。この段が０の場合は出力３０が直接入力２７
に接続される。この例で言えば入力２７から出力
２８まで、又出力２８が入力２７に接続され各イ
ンバータ回路がループ状に接続されたリングカウ
ンタを構成している。通常VCがＨレベルであり
制御トランジスタ３４がオンしていると、トラン
ジスタ２２は無視されてこの回路は1/4分周回路
となつている。
第３図はこの動作波形を示している。入力２７
の立ち下がりから立ち上がりまでは各ペアの出力
がクロツクの半周期づつ遅延されるので、その期
間は、クロツクの周期をT0とすると2.5T0とな
る。又入力２７が立ち上がるとトランジスタ２２
はVCがＨレベルにあることにより無視され出力
３２はすぐに立ち下がり同時に出力３１も立ち上
がる。従つて入力２７の立ち上がりから立ち下が
りまでは1.5T0となり、従つてこの信号の周期は
4T0となり1/4分周波形となり、その周期はT1で
ある。ところが通常VCにＨレベルを与え制御ト
ランジスタ３４を常にONさせておきトランジス
タ２２を無効としているのを、VCを一時的にＬ
レベルにするとその期間トランジスタ２２が有効
となり第３図に示す通り入力２７の立ち上がりか
ら出力３０の立ち上がりまでの期間が0.5T0から
1.5T0に延び、その周期がT2となる。従つてこの
VCをＬレベルにする操作１回毎にT0分だけ分周
出力周期は大きくなる。これが本発明のダイナミ
ツク分周器の可変分周を実現する構成例であり、
基本的にはこのようにインバータ回路の出力遅延
を制御することによるものである。
の立ち下がりから立ち上がりまでは各ペアの出力
がクロツクの半周期づつ遅延されるので、その期
間は、クロツクの周期をT0とすると2.5T0とな
る。又入力２７が立ち上がるとトランジスタ２２
はVCがＨレベルにあることにより無視され出力
３２はすぐに立ち下がり同時に出力３１も立ち上
がる。従つて入力２７の立ち上がりから立ち下が
りまでは1.5T0となり、従つてこの信号の周期は
4T0となり1/4分周波形となり、その周期はT1で
ある。ところが通常VCにＨレベルを与え制御ト
ランジスタ３４を常にONさせておきトランジス
タ２２を無効としているのを、VCを一時的にＬ
レベルにするとその期間トランジスタ２２が有効
となり第３図に示す通り入力２７の立ち上がりか
ら出力３０の立ち上がりまでの期間が0.5T0から
1.5T0に延び、その周期がT2となる。従つてこの
VCをＬレベルにする操作１回毎にT0分だけ分周
出力周期は大きくなる。これが本発明のダイナミ
ツク分周器の可変分周を実現する構成例であり、
基本的にはこのようにインバータ回路の出力遅延
を制御することによるものである。
この構成例による可変分周比の選択方式は、一
定時間にこのＬレベルを与える回数を調整する構
成と、一定時間に操作する回数が同じで、Ｌレベ
ルを与える期間による調整する構成と、或いはそ
の両者の併用による構成とに分類できる。
定時間にこのＬレベルを与える回数を調整する構
成と、一定時間に操作する回数が同じで、Ｌレベ
ルを与える期間による調整する構成と、或いはそ
の両者の併用による構成とに分類できる。
第４図は一定時間にVCにＬレベルを与える回
数を調整する実現例である。発振器６２は第１図
に示す如くのものと同じであり、その出力0は分
周器のクロツク入力と直結になつており、分周器
のクロツク入力容量が発振回路の出力容量（第１
図のCD）に繰り込まれ共振系の一部をなすこと
と、又クロツクのバツフアを用いていないことに
より充放電電流が大幅に減少し消費電力を低減化
している。このクロツク出力0は第１図のRDを
介した出力であつてもよい。又コンデンサ、抵
抗、トランジスタ等によるレベルシフト回路、振
幅変換回路を介してＰチヤネルとＮチヤネルに位
相のみ合わせた別々の信号をクロツクとして入力
してもよい。クロツクによりコントロールされる
Ｐチヤネルトランジスタよりなるクロツクトラン
ジスタ４０〜４４とＮチヤネルトランジスタより
なるクロツクトランジスタ５５〜５９及びインバ
ータを形成するＰチヤンネルトランジスタ４５〜
４９とＮチヤンネルトランジスタ５０〜５４から
なるインバータ回路が５段ループ状に接続されリ
ングカウンタが形成されている。更に分周比を可
変にするために、信号Ｇによりスイツチングされ
るＰチヤネルトランジスタよりなる制御トランジ
スタ６０と信号ＦによりスイツチングされるＮチ
ヤネルトランジスタよりなる制御トランジスタ６
１がトランジスタ４１，５６と並列に挿入されて
いる。1/2分周器６８の出力Ａを更に分周器列及
びカウンタ７１に入力する。分周器列及びカウン
タ７１の出力Ｂは単数又は複数の信号であつて、
表示駆動回路７０に入力される。分周器列及びカ
ウンタ７１の出力Ｈは分周比調整端子C1〜C3に
よりコントロールされて混合され分周比制御信号
Ｃを形成する信号合成回路７２に入力される。フ
リツプフロツプ６７は信号Ｃを信号Ａの半周期遅
延した信号Ｄを出力し、NORゲート６６により、
信号Ｃの立ち下がり時に同期して信号Ａの半周期
のパルスを１つ出す信号Ｅに変換される。従つて
Ｃの出力がなければＥは常にＬとなり、この結果
Ｆ，ＧはＨレベルとなりトランジスタ６０は
OFF、６１はONしており、この結果信号Ｃが何
も出ていなければこの分周回路は第３図の例にな
らつて1/4分周を常にしている。信号C0は遅延の
大小を制御して分周比を長くするか、短かくする
かの選択信号である。
数を調整する実現例である。発振器６２は第１図
に示す如くのものと同じであり、その出力0は分
周器のクロツク入力と直結になつており、分周器
のクロツク入力容量が発振回路の出力容量（第１
図のCD）に繰り込まれ共振系の一部をなすこと
と、又クロツクのバツフアを用いていないことに
より充放電電流が大幅に減少し消費電力を低減化
している。このクロツク出力0は第１図のRDを
介した出力であつてもよい。又コンデンサ、抵
抗、トランジスタ等によるレベルシフト回路、振
幅変換回路を介してＰチヤネルとＮチヤネルに位
相のみ合わせた別々の信号をクロツクとして入力
してもよい。クロツクによりコントロールされる
Ｐチヤネルトランジスタよりなるクロツクトラン
ジスタ４０〜４４とＮチヤネルトランジスタより
なるクロツクトランジスタ５５〜５９及びインバ
ータを形成するＰチヤンネルトランジスタ４５〜
４９とＮチヤンネルトランジスタ５０〜５４から
なるインバータ回路が５段ループ状に接続されリ
ングカウンタが形成されている。更に分周比を可
変にするために、信号Ｇによりスイツチングされ
るＰチヤネルトランジスタよりなる制御トランジ
スタ６０と信号ＦによりスイツチングされるＮチ
ヤネルトランジスタよりなる制御トランジスタ６
１がトランジスタ４１，５６と並列に挿入されて
いる。1/2分周器６８の出力Ａを更に分周器列及
びカウンタ７１に入力する。分周器列及びカウン
タ７１の出力Ｂは単数又は複数の信号であつて、
表示駆動回路７０に入力される。分周器列及びカ
ウンタ７１の出力Ｈは分周比調整端子C1〜C3に
よりコントロールされて混合され分周比制御信号
Ｃを形成する信号合成回路７２に入力される。フ
リツプフロツプ６７は信号Ｃを信号Ａの半周期遅
延した信号Ｄを出力し、NORゲート６６により、
信号Ｃの立ち下がり時に同期して信号Ａの半周期
のパルスを１つ出す信号Ｅに変換される。従つて
Ｃの出力がなければＥは常にＬとなり、この結果
Ｆ，ＧはＨレベルとなりトランジスタ６０は
OFF、６１はONしており、この結果信号Ｃが何
も出ていなければこの分周回路は第３図の例にな
らつて1/4分周を常にしている。信号C0は遅延の
大小を制御して分周比を長くするか、短かくする
かの選択信号である。
第５図はこの回路においてC0＝Ｌ、即ち分周
比を小さくして出力周期を大きくする場合の動作
波形を示し、基本的には第３図と同じである。分
周器列及びカウンタ７１の出力を合成した信号Ｃ
は分周器列及びカウンタ７１の入力信号Ａに対し
△ｔの遅れを持つている。このＣの立ち下がりが
あると信号Ｅが出力され、C0は常にＬレベルで
あるので制御トランジスタ６１のみに影響し、Ｆ
がＬレベルとなつて制御トランジスタ６１を
OFFするため、遅延が通常よりT0だけ大きくな
り第３図と同様にT0分、周期が伸張される。
比を小さくして出力周期を大きくする場合の動作
波形を示し、基本的には第３図と同じである。分
周器列及びカウンタ７１の出力を合成した信号Ｃ
は分周器列及びカウンタ７１の入力信号Ａに対し
△ｔの遅れを持つている。このＣの立ち下がりが
あると信号Ｅが出力され、C0は常にＬレベルで
あるので制御トランジスタ６１のみに影響し、Ｆ
がＬレベルとなつて制御トランジスタ６１を
OFFするため、遅延が通常よりT0だけ大きくな
り第３図と同様にT0分、周期が伸張される。
第６図はC0＝Ｈ、即ち分周比を大きくとり、
出力周期を小さくする場合の動作波形を示してい
る。C0＝Ｈであるので信号Ｆは常にＨレベルに
あり、制御トランジスタ６１をONしている。信
号Ｆは制御トランジスタ６０をONするように影
響し図の如く遅延が通常よりT0分小さくなり分
周器の出力周期が通常よりT0短縮される。
出力周期を小さくする場合の動作波形を示してい
る。C0＝Ｈであるので信号Ｆは常にＨレベルに
あり、制御トランジスタ６１をONしている。信
号Ｆは制御トランジスタ６０をONするように影
響し図の如く遅延が通常よりT0分小さくなり分
周器の出力周期が通常よりT0短縮される。
第７図は第４図の分周器列及びカウンタ７１の
一部であるカウンタと信号合成回路７２を示して
いる。信号Ｂは分周器列から出力された１秒周期
信号であり、表示駆動回路７０及びBCDカウン
タ８０に入力される。Q0〜Q3はBCDカウンタ８
０の各ビツトの出力であり第４図信号Ｈに相当す
る。又８２は調整入力Co0〜Co3の内容をストア
するラツチであり、Q3の微分信号Q3′により抵抗
をなすトランジスタ８３〜８６をONさせると同
時にラツチする。
一部であるカウンタと信号合成回路７２を示して
いる。信号Ｂは分周器列から出力された１秒周期
信号であり、表示駆動回路７０及びBCDカウン
タ８０に入力される。Q0〜Q3はBCDカウンタ８
０の各ビツトの出力であり第４図信号Ｈに相当す
る。又８２は調整入力Co0〜Co3の内容をストア
するラツチであり、Q3の微分信号Q3′により抵抗
をなすトランジスタ８３〜８６をONさせると同
時にラツチする。
１２６は第４図７２に相当する信号合成回路で
ある。
ある。
第８図は第７図の動作波形を示している。信号
合成回路７２は、遅延・微分回路８１と論理ゲー
ト８７〜９０により構成されており、Q2，Q3を
Ｉ，I′の如く遅延し、更に比較的周期の短かい信
号S1によりＪ，Ｋ，Ｌの如く微分信号を形成する
と同時に分周器列の遅れを解消する。この結果ゲ
ート８７〜９０によりCo1〜Co3の状態に応じて
10秒間に何回かの立下がりのあるパルスがＣに出
力される。例えばCo1〜Co3が“１”の時、１秒
信号の周期は平均で 0.1×T0×７ 変化する。当然この時のQ3の周期は10秒でなく
とも何秒でも、合わせ込み精度の要求に従つて決
定される。
合成回路７２は、遅延・微分回路８１と論理ゲー
ト８７〜９０により構成されており、Q2，Q3を
Ｉ，I′の如く遅延し、更に比較的周期の短かい信
号S1によりＪ，Ｋ，Ｌの如く微分信号を形成する
と同時に分周器列の遅れを解消する。この結果ゲ
ート８７〜９０によりCo1〜Co3の状態に応じて
10秒間に何回かの立下がりのあるパルスがＣに出
力される。例えばCo1〜Co3が“１”の時、１秒
信号の周期は平均で 0.1×T0×７ 変化する。当然この時のQ3の周期は10秒でなく
とも何秒でも、合わせ込み精度の要求に従つて決
定される。
第９図は先に挙げた２番目の構成、即ち、一定
時間に第２図VCにＬレベルを与える回数は同じ
にしておき、Ｌレベルを与える時間を調整する実
現例を示す。９０は第２図、４図で示したダイナ
ミツク分周器である。又９１〜９３は1/2分周器、
９４は６７と同じ役割をする遅延型フリツプフロ
ツプ、１２５は、第４図７２に相当する信号合成
回路である。分周器の出力Ａ，Ｚ，ＰはC1〜C3
の入力により制御され、ゲート９５〜９８により
パルス・デユーテイが可変となる。従つてC1〜
C3の状態によりパルスデユーテイが調整される
と同時に遅延型フリツプフロツプの入力Ｍに対す
る出力の遅延時間が調整される。従つてゲート
９９の出力Ｅは、Ｌレベルに存在する期間がC1
〜C3により調整され、この結果第４図で示した
ように出力周期が±T0×ｎ（ｎはC1〜C3に依存し
た数）に変化する。又入力Ｍは第７図のＬの信号
を用いるとよい。
時間に第２図VCにＬレベルを与える回数は同じ
にしておき、Ｌレベルを与える時間を調整する実
現例を示す。９０は第２図、４図で示したダイナ
ミツク分周器である。又９１〜９３は1/2分周器、
９４は６７と同じ役割をする遅延型フリツプフロ
ツプ、１２５は、第４図７２に相当する信号合成
回路である。分周器の出力Ａ，Ｚ，ＰはC1〜C3
の入力により制御され、ゲート９５〜９８により
パルス・デユーテイが可変となる。従つてC1〜
C3の状態によりパルスデユーテイが調整される
と同時に遅延型フリツプフロツプの入力Ｍに対す
る出力の遅延時間が調整される。従つてゲート
９９の出力Ｅは、Ｌレベルに存在する期間がC1
〜C3により調整され、この結果第４図で示した
ように出力周期が±T0×ｎ（ｎはC1〜C3に依存し
た数）に変化する。又入力Ｍは第７図のＬの信号
を用いるとよい。
第１０図は本発明の他の実施例を示す。この回
路はクロツクφでスイツチされるトランジスタ１
０２，１０４，１１７，１１９及びでスイツチ
されるトランジスタ１０３，１０５，１１６，１
１８、とインバータペア１０５〜１１５からなる
２相ダイナミツク1/4分周器である。この回路に
クロツクトランジスタ１０２，１１６を無視する
ように並列に１００と１０１のトランジスタがそ
れぞれ配置される。動作は第４図と類似している
ので省略する。
路はクロツクφでスイツチされるトランジスタ１
０２，１０４，１１７，１１９及びでスイツチ
されるトランジスタ１０３，１０５，１１６，１
１８、とインバータペア１０５〜１１５からなる
２相ダイナミツク1/4分周器である。この回路に
クロツクトランジスタ１０２，１１６を無視する
ように並列に１００と１０１のトランジスタがそ
れぞれ配置される。動作は第４図と類似している
ので省略する。
以上述べた如く、本発明はダイナミツク分周器
の遅延時間を制御することにより、その分周出力
を可変にするものであり、まずダイナミツク分周
器を用いることにより、消費電力はスタテイツク
分周器の半分以下にすることが可能となる。又更
には第４図に示す如く発振回路出力を分周器に直
結することによりより低電力化を可能にした。更
にはダイナミツク分周器を用いた可変分周回路の
採用により、周波数調整がデジタル的に行えるよ
うになり、CGの可変範囲が狭くてもよく、従つ
て発振回路電流が最小になるCG付近で用いるこ
とができると同時に振動子の共振周波数のバラツ
キ許容度を大きくできる。この結果振動子の工数
を約半分にすることができ、又消費電流が発振回
路、分周回路合わせて従来0.3μAであつたものを
0.05μAにまで低消費電流化できた。この点は本
発明の効果は誠に大きいものである。
の遅延時間を制御することにより、その分周出力
を可変にするものであり、まずダイナミツク分周
器を用いることにより、消費電力はスタテイツク
分周器の半分以下にすることが可能となる。又更
には第４図に示す如く発振回路出力を分周器に直
結することによりより低電力化を可能にした。更
にはダイナミツク分周器を用いた可変分周回路の
採用により、周波数調整がデジタル的に行えるよ
うになり、CGの可変範囲が狭くてもよく、従つ
て発振回路電流が最小になるCG付近で用いるこ
とができると同時に振動子の共振周波数のバラツ
キ許容度を大きくできる。この結果振動子の工数
を約半分にすることができ、又消費電流が発振回
路、分周回路合わせて従来0.3μAであつたものを
0.05μAにまで低消費電流化できた。この点は本
発明の効果は誠に大きいものである。
第１図は通常の発振回路を示す。第２図、第４
図は本発明のダイナミツク可変分周器の具体例を
示し、第３図、第５図、第６図はその動作波形形
で、第３図、第５図は分周器出力の遅延を通常動
作より多くした場合、第６図は少なくした場合で
ある。第７図は第４図の分周器列７１の一部と信
号合成回路７２を示し、第８図はその動作波形で
ある。第９図は遅延制御信号作成方法の他例を示
す。第１０図は本発明のダイナミツク可変分周回
路の他の実現例を示す。 Vc……分周比制御入力、６２……発振回路、
Ｆ……遅延を大きくする入力、Ｇ……遅延を小さ
くする入力、７１……分周器列及びカウンタ、７
２……信号合成回路、７０……表示用回路、８０
……BCDカウンタ、８１……信号遅延、微分回
路、８２……入力ラツチ、Co0〜Co3……分周比
調整入力、９０……第４図にて示す分周回路。
図は本発明のダイナミツク可変分周器の具体例を
示し、第３図、第５図、第６図はその動作波形形
で、第３図、第５図は分周器出力の遅延を通常動
作より多くした場合、第６図は少なくした場合で
ある。第７図は第４図の分周器列７１の一部と信
号合成回路７２を示し、第８図はその動作波形で
ある。第９図は遅延制御信号作成方法の他例を示
す。第１０図は本発明のダイナミツク可変分周回
路の他の実現例を示す。 Vc……分周比制御入力、６２……発振回路、
Ｆ……遅延を大きくする入力、Ｇ……遅延を小さ
くする入力、７１……分周器列及びカウンタ、７
２……信号合成回路、７０……表示用回路、８０
……BCDカウンタ、８１……信号遅延、微分回
路、８２……入力ラツチ、Co0〜Co3……分周比
調整入力、９０……第４図にて示す分周回路。
Claims (1)
- １ 発振回路６２、該発振回路の出力を分周する
第１の分周器４０〜６１、該第１の分周器の出力
を受ける第２の分周器及びカウンタ７１、分周比
調整端子C1〜C3、分周比大小選択端子C0を備え
る電子時計周回路において、前記第１の分周器
は、第１のクロツクトランジスタ４０〜４４とイ
ンバータ４５〜５４と第２のクロツクトランジス
タ５５〜５９とを電源電位間に直列接続した複数
段のインバータ回路を閉ループ状に接続して成る
リングカウンタと、少なくとも１つの前記第１の
クロツクトランジスタに並列に設けられた第１の
制御トランジスタ６０と、少なくとも１つの前記
第２のクロツクトランジスタに並列に設けられた
第２の制御トランジスタ６１とを具備すると共
に、前記第１及び第２のクロツクトランジスタの
ゲートには各々前記発振回路の出力を入力して成
り、さらに前記第２の分周器又は前記カウンタか
らの出力を受けて前記分周比調整端子の設定状態
に応じた分周比制御信号を出力する信号合成回路
７２と、前記分周比大小選択端子からの選択信号
を受けて前記第１及び第２の制御トランジスタの
ゲートに選択的に前記分周比制御信号を供給して
前記第１の分周器の分周比の大小を制御する制御
ゲート回路６３〜６５とを備えることを特徴とす
る電子時計用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014979A JPS55133135A (en) | 1979-04-03 | 1979-04-03 | Frequency dividing circuit for watch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014979A JPS55133135A (en) | 1979-04-03 | 1979-04-03 | Frequency dividing circuit for watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55133135A JPS55133135A (en) | 1980-10-16 |
| JPS6316926B2 true JPS6316926B2 (ja) | 1988-04-12 |
Family
ID=12572704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014979A Granted JPS55133135A (en) | 1979-04-03 | 1979-04-03 | Frequency dividing circuit for watch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55133135A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834418B2 (ja) * | 1984-08-23 | 1996-03-29 | 富士通株式会社 | 遅延回路 |
| JP2021093632A (ja) * | 2019-12-10 | 2021-06-17 | 富士通株式会社 | 分周回路、情報処理装置及び情報処理方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52134365A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS5945261B2 (ja) * | 1977-06-21 | 1984-11-05 | シチズン時計株式会社 | デイジタル式周波数調整回路 |
-
1979
- 1979-04-03 JP JP4014979A patent/JPS55133135A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55133135A (en) | 1980-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4321562A (en) | Crystal oscillator circuit capable of changing the number of inverter stages coupled in series | |
| JPS6161283B2 (ja) | ||
| JP2004104747A (ja) | ディレイロックループの遅延モデル回路 | |
| US6493305B1 (en) | Pulse width control circuit | |
| JPS6034077B2 (ja) | 電子水晶時計装置 | |
| US6567490B1 (en) | Pulse signal delay circuit | |
| US6654900B1 (en) | Method and apparatus for producing multiple clock signals having controlled duty cycles by controlling clock multiplier delay elements | |
| EP1744456B1 (en) | Delay circuit | |
| US4043109A (en) | Electronic timepiece | |
| US3978649A (en) | Quartz crystal electronic timepiece | |
| JPS6316926B2 (ja) | ||
| US4241435A (en) | Electronic timepiece oscillator circuit | |
| GB1214980A (en) | Electronic watch | |
| JP3382131B2 (ja) | Ｐｌｌ回路 | |
| US4162608A (en) | Electronic timepiece frequency regulating circuit | |
| JP2001298358A (ja) | 分周回路 | |
| JPH11273252A (ja) | パルス幅制御回路及びディスク記録制御回路 | |
| JPS6124957Y2 (ja) | ||
| JPS6122305Y2 (ja) | ||
| KR100295649B1 (ko) | 링 발진기의 주파수 안정화 회로 | |
| JPS6227912Y2 (ja) | ||
| JPS60191521A (ja) | 多チヤンネル水晶発振器 | |
| JPS6018956B2 (ja) | 電子時計の規正装置 | |
| JPH10256907A (ja) | 基準パルス発生回路 | |
| JPH0145148Y2 (ja) |