JPS5857700A - メモリの単一ビツトエラ−処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリの羊−ビットエラー処理方式ｅこ関する
。

メモリ技術の進歩により、最近のデータ処ｊ１！に使用
される記憶装置は、メモリの単一ピットエラーに対する
自動訂正機能を備えでいる。この機能により、メモリ内
でｊｌ−ビットエラーが・発生［−Ｃも記憶装置内で自
動的に訂正されるので、エラーを起したメモリ部分を早
慈に切削す必要はなくなシ、データ処理システムとして
の稼動率の向上に貢献している。

ただし、単一ビットエラーを発生したメモリ部分は複数
ビットのエラーを引き起す可能性があり、かつ、複数ビ
ットのエラーは単一ビットエラーに対する自動訂正機能
では訂正できないので、単一ビットエラーを発生したメ
モリ部分（一般にはモジー−ル化されておりそのメモリ
モジー−ル単位）シ は、予防保守等に際して正常なメモリ交換する必要があ
る。

このため、単一ビットエラー発生時に記憶装置から単一
ビットエラーが発生したことを処理装置に報告し、処理
装置で単一ビットエラーが発生したアドレス情報持し、
記録しておく処理を行ない（エラーロギングと称てれて
いる）、この記録を定期的に調べることによシ、単一ビ
ノドエラーを発生したメモリモジー−ルをあらかじめ交
換することとしている。

従来の単一ビットエラー処理方式では、単一ビットエラ
ーが発生する度毎に前述のようにエラーロギングの割込
み処理を行なっており、単一ビットエラーが間欠エラー
で々く、固定的エラーである場合には、エラーの発生し
たアドレスにアクセスする度毎に割込み処理カニ行なわ
れることとなり、単一ビットエラーは目動訂正されてデ
ータ処理上不都合がないにもかかわらず、データ処理シ
ステムのスループットを著しく低下せしめるという欠点
がある。

本発明は上述の従来方式の欠点を除去し、データ処理シ
ステムのスルーブツトを大幅に増大せしめたメモリの単
一ビットエラー処理方式を提供することにある。

本発明の処理方式は、複数のメモリモジュールを有し単
一ビットエラー訂正機能を備えた記憶装置からの単一ビ
ットエラー発生信号に応答して処理装置に割込み単一ビ
ットエラーの記録を行なうメモリの羊−ビットエラー処
理方式であり、前記複数のメモリモジー−ルの各々に対
応して、情報を記憶する記憶手段と、前記記憶手段の記
憶内容を第１の情報に設定する初期設定手段と、前記処
理装置からのアドレス情報により指定された前記記憶手
段記憶内容を読み出す読出し手段と、対応するメモリモ
ジー−ルが単一ビットエラーを最初さ に発生したに該単一ビットエラー発生に応答して前記ア
ドレス情報によシ指定された前記記憶手段に第２の情報
を書き込む書込み手段とを備え、前記対応するメモリモ
ジー−ルからの単一ビットエラー発生に応答して前記ア
ドレス情報によシ指定された前記記憶手段の１謔雲雀の
記憶内容が第１の情報である場合には単一ビットエラー
割込み信号を発生し前記記憶内容が第２の情報である場
合には単一と７）エラー割込み信号を阻止する信号発生
阻止手段を含む。

次に、本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例のブロック図である。

処理装置ｌは、計算機全体の動作を制御する制御部分、
およびデータに４１１３．１１’演算や論理操作を施す
演算部分を含んでいる。

記憶装置２は情報を蓄える部分であシ、記憶装５− 置２から読みだされ外部に送出される情報は、データ誤
りの有無が検査され単一ビットエラーがあればそれの自
動訂正が行なわＩｔて正しい１Ｈ報として外部に送出さ
れるとともに、単一ビットエラーがあったこと′（ｉｌ
−記憶装置２から外部に報知する。

すなわち、ハ己憶装！２は１１−ビットエラーの自動訂
正機能金有している。また、記憶装置２は製造上、保守
上等の便宜のためにさめられた構成単位（以下メモリモ
ジュールと称す）を単位として、複数のメモリモジ；、
−ル２−１〜２−ｎ（以下記憶装置２を構ルシするメモ
リモジー−ルの数は１１（ｎは自然数）個と丁）から構
成されている。

エラー記録部３は、記憶装置２に単一ビットエラーが発
生した場合に、記憶装ｖＪｊ、２からの報告によシ処理
装［１を介して、記憶装置２のどのアドレスに単一ビッ
トエラーが発生したかを記録して、後日のメモリモジー
−ルの保守交換に役立たせるだめのものである。

アドレスデコーダ４は、処理装置ｌからアドレス情報の
供給をうりｊｖＩ読して、該当するエラー蝕６− 憶部に論理”１″の読出し信号を供給する。

エラー記憶部５−１〜５−ｎは、記憶装置２の各メモリ
モジエールに対して１つずつ設けられており、対応する
メモリモジュールに単一ビットエラーが発生した場合に
は論理“１″と書き込まれ、単一ビットエラーが発生し
ていない場合には論理“ｏｌを格納（これがエラー記憶
部５−１〜５−ｎの初期状態である）している。

第２図にエラー記憶部５−Ｋ　（Ｋは１〜ｎまでの整数
）の回路図が示しである。エラー記憶部５−にはフリッ
プフロップ２２−にとアンドゲート２３−におよび２４
−にとを含んで構成されている。

フリップフロップ２２−Ｋにメモリモジュール２−にの
単一ピノドエラー発生が記憶される。

初期設定は接続、１２Ｑ−１（（第１図では図示されて
いない）に論理”１″を与えることにょシ行なはれ、接
続線２１−Ｋを介して論理“０″が出力されておシ、従
って接続線１７−Ｋには論理“０″が出力される。

アドレス情報によ如このエラー記憶部５−Ｋが選ばれる
ときには、アドレスデコーダ４から接続線１６−Ｋを介
して論理”１″の読出し信号がこのエラー記憶部５−■
（に与えられ、アンドゲート２４−におよば２３−にと
を開き、フリップフロッグ２２−にの論理出力が接続線
２１−に、アンドゲート２３−におよび接続線１７−Ｋ
を介して読み出される。

接続線１５を介して論理゛ｌ″（後述するようにこの信
号は単一ビットエラー割込信号である）が与えられると
、接続線１６−Ｋを介して論理”１″が与えられて、ア
ンドゲート２４−Ｋが開いている場合には、フリップフ
ロッグ２２−１ｃはセットされ接続線２１−Ｋを介して
論理゛１″を出力する。

ついで一実施例の動作について説明する。

初期状態では記憶装置２にある各メモリモジュール２−
１〜２−ｎはすべて正常であり、したがって、エラー記
憶部５−１〜５−ｎにはそれぞれ論理“ＯＮが格納され
ている。

処理装置１が接続線１３を介して記憶装置２にアドレス
情報を送り、接続線１０を介してメモリモジュール２−
２の指定されたアドレスに格納されているデータを読み
出すときに、メモリモジュール２−２としては最初の単
一ビットエラーが発生した場合を例にとシ説明する。

記憶装置２にある単一ビットエラー自動訂正機能により
、読み出された当該データの単一ビットエラーは検出訂
正されて当該データは正しいデータとなって接続線１０
を介して処理装置１に供給され、以後の処理に対して支
障がないように処置されるとともに、単一ビットエラー
が発生したことを報知するため論理゛１″の単一ビット
エラー発生信号が、記憶装置２から接続線１４を介して
アントゲニド７に供給される。

一方、処理装置１から接続線１３を介して送られるアド
レス情報は、前述のように記憶装置２とともにアドレス
デコーダ４へも供給される。アドレスデコーダ４はこの
アドレス情報を解読し、接続線１６−２を介してメモリ
モジエール２−２に対応するエラー記憶部５−２に論理
“１″の読出し信号を与える。この読出し信号に応答し
て、エラー記憶部５−２から論理“０”（初期値）が読
９− み出されて、接続線１７−２、オアゲート８、および接
続線１８をへてインバータ６に供給され、インバータ６
で反転されて論理”１″として、アンドゲート７に供給
される。

アンドゲート７は、このエラーハ１シ憶部５−２から読
み出されインバータ６で反転された論理“１”と、前述
の記憶装置２からの論理“１″′の単一ビットエラー発
生信号とを受信して、接続線１５を介して論理“１″の
単一ビットエラー割込信号を処理装置１およびエラー記
憶部５−２に供給する。

処理装置１は、この単一ビッドエラー割込信号を受信し
て接続線１２を介してエラー記録部３に単一ビットエラ
ーが発生したアドレスを記録する。

他方エラー記憶部５−２は接続線１５を介する単一ビッ
トエラー割込信号に応答して、今まで格納していた論理
“０＃を論理”１″に反転させて、単一ビットエラーが
メモリモジュール２−２で発生したことを記憶する。

このようにして、メモリモジー−ル２−２での最初の単
一ビットエラーが発生したときｔ、】、単一ビ１０− ットエラーが発生したことをエラー記憶部５−２で記憶
するとともに、エラー記録部３で記録される。説明の便
宜上メモリモジュール２−２を取りあげたが、他のメモ
リモジュールでの最初の単一ビットエラー発生の場合で
も前述と同様の動作で単一ビットエラーが発生したこと
を対応するエラー記憶部で記憶するとともにエラー配録
部３で記録する。

次に、メモリモジー−ル内で２番目以降の単一ビットエ
ラーが発生した場合について、前述と同様、メモリモジ
ー−ル２−２を例に説明する。同じメモリモジー−ル内
での２番目以降の牟−ビットエラーが発生したアドレス
は、最初の単一ビットエラーが発生したアドレスと同一
のアドレスの場合もあり、また異なるアドレスの場合も
もちろんあるが、以下の説明はこの両方の場合に共通で
ある。

処理装置１が接続線１３を介して記憶装置２にアドレス
情報を送シ、接続線１０を介してメモリモジュール２−
２の指定されたアドレスに格納されているデータがＷ、
み出されるときに、当Ｈデータに単一ビットエラーが発
生しても、との単一ビットエラーは検出訂正されて正し
いデータとして接続線１０を介して処理装置１に供給さ
れ、以後の処理に支障がないように処置されるとともに
、単一ビットエラーが発’ｔ　１〜たことを報知するだ
めの論理“１＃の単一ビットエラー発生信号が、記憶装
置２から接続ａ１４を介し７てアントゲ−１・７に供給
され、一方処理装置】から接続１３＋＋３を介して送ら
れるアドレス情報は、アドレスデコーダ４により解読さ
れ、接続線１６−２’ｄ：介１．７てメモリモジー−ル
２−２に対応するエラー記憶部５−２に論理°１″の読
出しくｒｒ号を与える動作については、前述の最初の単
一ビットエラー発生に対する動作と同じである。

アドレスデコーダ４から接続１ｊｌＧ−２を介して供給
された胱出し信号に応答して、エラー記憶部５−２から
格納されている論理“１″が読み出されて、接続Ｉｖｉ
！１７−２１，４−７ケー　１−８　：ｌ：；ＪＩ＋’
接続線１８をへてインバータ６に供給され、インバータ
６で反転されて論理“０”として接続線１９を介してア
ンドゲート７に供給されアンドゲート７を閉じる。この
ために、接続線１４を介して単一ビッドエラー発生信号
をアンドゲート７が受信しても、アンドゲート７は接続
線１５を介して論理”０″′を供給することとなり、最
初の単一ビットエラー発生時のように、論理゛１“の単
一ピントエラー割込信号を供給することはなく、シたが
って、処理装Ｒ１を介してエラー記録部３に記録すると
いう割込み処理は行々われない。

以上の４ように、本実施例では記憶装置２のなかの各メ
モリモジュールの最初の単一ビットエラー発生の場合に
は、単一ピントエラー割込信号を介して処理装置１に割
込みを行ないこれをエラー記録部３に記録するとともに
、単一ピントエラー割込信号に応答して、対応するエラ
ー記憶部に記憶し、メモリモジー−ル内の第２番目以降
の単一ビットエラー発生の場合には、エラー記憶部に記
憶しである内容により、単一ビットエラー割込信号の発
生を阻止し、処理装置１への割込み動作を行１３− なわない。つまり、各メモリモジュールの最初の単一ビ
ットエラー発生の際は、処理装＃１への割込み動作を行
なうが、第２番目以降の単一ビットエラー発生に際して
は、処理装置１への割込み動作を行なうことなく、処理
システムのスループットを向上せしめている。

本実施例では、エラー記憶部の初Ｊｔｌｌ設定を論理゛
０″としたが、本発明はこれに限るものでない。

初期設定を論理パ１”とする場合にｔ」４、ノリツブフ
ロップ２２−にのセット、リセット条件を反転させ、イ
ンバータ６を省略できる。

エラー記憶部５−１〜５−ｎへの曹込みは、ｎｆ１述の
単一ビットエラー割込信号を使用したが、本発明はこれ
に限るものでなく、エラー記録部３への記録が完了した
ときに、処理装置１からエラー記憶部５−１〜５−ｎに
書込み信号を供給してもよい。

以上のように、本発明には、メモリモジー−ル内の第２
番目以降の単一ビットエラー発生に対して、処理装置へ
の割込み動作を阻止することによ１４− リ、処理システムのスループットを大幅に向上できると
いう効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例のブロック図および第２図は
第１図に使用されるエラー記憶部５−にの回路図である
。 図において、１・・−・処理装置、２・・・・・・記憶
装置、２−１〜２−ｎ・・・・・メモリモジュール、３
・・・・・・エラー記録部、４・・・・・・アドレスデ
コーダ、５−１〜５−ｎ・・・・・・エラー記憶部、６
・・・・・インバータ、７．２３−Ｋ。 ２４−Ｋ・・・・・・アンドゲート、８・・・・オアゲ
ート、、１０〜１５．１６−１〜１６−ｎ　、　：Ｉ　
７−１〜１７−ｎ、１．８，１９゜２０−Ｊぐ、　２１
−Ｋ・−・・・・接続線、２２−Ｋ・・・・−７リツプ
フロノプ。

Claims (1)

1. 【特許請求の範囲】 複数のメモリモジュールを有し単一ビットエラー訂正機
   能を備えた記憶装置からの牟−ビットエラー発生信号に
   応答して処理装置に割込み単一ビットエラーの記録を行
   なうメモリの単一ビットエラー処理方式において、前記
   複数のメモリモジー−ルの各々に対応して、 情報を記憶する記憶手段と、 前記記憶手段の記憶内容を第１の情報に設定する初期設
   定手段と、 前記処理装置からのアドレス情報により指定された前記
   記憶手段の記憶内容を読み出す読出し手段と、 前記対応するメモリモジュールからの単一ビットエラー
   発生に応答して前１［−＋アドレス情報により指定され
   た前記記ｔｉｔ手段の：１ｅＴｌｒ位−ＩＷの１１１月
   、は内賓が第１の情報である場合にｄ、ＩＪｉ−ピッＩ
   ・エラー割込み信号？発生しＤｉ＋記記憶内容がム１）
   ２の情報である場合には単一ピッＩ・エラー割込み信号
   をｌ＞１１止する信号発生阻止１手段を含ｆｆｒことを
   特徴とするメモリの単一ビットエラー処理方式。