JPS5860352A - 表示出力方式 - Google Patents
表示出力方式Info
- Publication number
- JPS5860352A JPS5860352A JP56158487A JP15848781A JPS5860352A JP S5860352 A JPS5860352 A JP S5860352A JP 56158487 A JP56158487 A JP 56158487A JP 15848781 A JP15848781 A JP 15848781A JP S5860352 A JPS5860352 A JP S5860352A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は主電子計算機よル表示情報を出力表示させるた
めの表示出力方式に係シ、特に主電子計算機の負荷の軽
減を図った表示出力方式に関するものである。
めの表示出力方式に係シ、特に主電子計算機の負荷の軽
減を図った表示出力方式に関するものである。
ムではマンマシンインタフェイス装置に関する処理も全
て前記中心となる電子計算機が行っている。このマンマ
シンインタフェイス装置の1つである監視盤等への表示
出力は従来第1図に示すように主電子計算機1のプログ
ラム処理によって動作するディジタル出力器1ノからプ
ロセス入出力パスPBを介して表示情報を表示出力装置
2へ出力して監視盤3の表示器(表示灯等)31〜3n
を駆動させる。この方式で行うと主電子計算機1の中央
演算処理装置(以下[CPUJと称する)12が主メモ
リ13内にある多くのデータの中よシ表示情報をプログ
ラムによって、選び出し必要な出力処理をしてディジタ
ル出力器1.1よシ出力させる。このため、CPU 1
2はこの表示出力処理のために所定時間占有され、この
間他の処理を行うことができない。そこで通常このよう
な単純な処理業務は他の処理業務よシ低い優先順位で処
理するようにプログラムが作られる。このように低い優
先順理でCPU 12が忙しい状態にあるときは表示用
のデータがなかなか処理されず、データが変化しても表
示出力が遅れる場合が生ずる。なお、DBは主メモリ1
3に対するダイレクトメモリアクセス(以下[DMAJ
と略称する)パスであり、CPU J 2もこのQMA
パスDBを介して結合されている。また、21は主電子
計−算機−1のディジタ、ル出力器11からの出力を受
けるディジタル入力器、2zhデイジタル入カ器21で
受けた表示情報に基づいて表示出力のコントロールを行
う表示出力コントローラ、23−1〜23−nは監視盤
3の表示器31〜3nを駆動する表示出力ディジタル出
力器である。
て前記中心となる電子計算機が行っている。このマンマ
シンインタフェイス装置の1つである監視盤等への表示
出力は従来第1図に示すように主電子計算機1のプログ
ラム処理によって動作するディジタル出力器1ノからプ
ロセス入出力パスPBを介して表示情報を表示出力装置
2へ出力して監視盤3の表示器(表示灯等)31〜3n
を駆動させる。この方式で行うと主電子計算機1の中央
演算処理装置(以下[CPUJと称する)12が主メモ
リ13内にある多くのデータの中よシ表示情報をプログ
ラムによって、選び出し必要な出力処理をしてディジタ
ル出力器1.1よシ出力させる。このため、CPU 1
2はこの表示出力処理のために所定時間占有され、この
間他の処理を行うことができない。そこで通常このよう
な単純な処理業務は他の処理業務よシ低い優先順位で処
理するようにプログラムが作られる。このように低い優
先順理でCPU 12が忙しい状態にあるときは表示用
のデータがなかなか処理されず、データが変化しても表
示出力が遅れる場合が生ずる。なお、DBは主メモリ1
3に対するダイレクトメモリアクセス(以下[DMAJ
と略称する)パスであり、CPU J 2もこのQMA
パスDBを介して結合されている。また、21は主電子
計−算機−1のディジタ、ル出力器11からの出力を受
けるディジタル入力器、2zhデイジタル入カ器21で
受けた表示情報に基づいて表示出力のコントロールを行
う表示出力コントローラ、23−1〜23−nは監視盤
3の表示器31〜3nを駆動する表示出力ディジタル出
力器である。
このように従来の方式では、表示出力処理が主電子計算
!p1の負荷となシ、可能な限シ主電子計算機1の負担
つt)他の処理への影響を軽減するようにすると、表示
の状態変化が著しく遅れることになシ、問題となってい
た。
!p1の負荷となシ、可能な限シ主電子計算機1の負担
つt)他の処理への影響を軽減するようにすると、表示
の状態変化が著しく遅れることになシ、問題となってい
た。
本発明はこのような問題を解決するためになされたもの
で、主電子計算機における他の処理を阻害せず、しかも
状態変化の出力も余シ遅れすなわち、このような目的を
達成するための本発明の特徴とするところは1主電子計
算機よシ表示情報を出力表示させるための表示出力方式
において、表示出力装置側から前記主電子計算機内の主
メモリの表示情報記憶部に対応する予定のアドレスを出
力させ、前記主電子計算機内に設けた、ダイレクトメモ
リアクセス方式で前記主メモリに対する入出力を行なう
入出力器を介して、前記主メモリ内の前記アドレスに該
当す恩データをダイレクトメモリアクセス方式で読み出
し出力表示処理すΦ侍することにある。
で、主電子計算機における他の処理を阻害せず、しかも
状態変化の出力も余シ遅れすなわち、このような目的を
達成するための本発明の特徴とするところは1主電子計
算機よシ表示情報を出力表示させるための表示出力方式
において、表示出力装置側から前記主電子計算機内の主
メモリの表示情報記憶部に対応する予定のアドレスを出
力させ、前記主電子計算機内に設けた、ダイレクトメモ
リアクセス方式で前記主メモリに対する入出力を行なう
入出力器を介して、前記主メモリ内の前記アドレスに該
当す恩データをダイレクトメモリアクセス方式で読み出
し出力表示処理すΦ侍することにある。
以下同頁を参照して不発明の詳細な説明する。
不発IJl〇−実施例の構成を第2図に示す。第2図に
おいて第1図と同様の部分には同様の符号を使用してい
る。主電子計算機IAは主メモリIJK対してDMAパ
スDIBを介してCPU1.?と、DMAモードで主メ
モリ13とデータの転送を行うことの可能なりMAコン
トローラ14とが接続されている。DMAコントローラ
14は表示出力装置2人との間のインタフェイス手段と
しての入出力器15を制御する。表示出力装置2人は全
音1ントロールする例えばマイクロプロセッサなどを用
いて構成した表示量、カコ、ントローラ?ff1Aと、
このコントローラ22ムによって制御され主電子計算機
7Aとの間のインタフェイス手段としてのディジタル入
力器21ムおよびディジタル出力器24と、監視盤3の
表示器31〜3nを駆動するディジタル出力器23−1
〜23−nとで構成される。
おいて第1図と同様の部分には同様の符号を使用してい
る。主電子計算機IAは主メモリIJK対してDMAパ
スDIBを介してCPU1.?と、DMAモードで主メ
モリ13とデータの転送を行うことの可能なりMAコン
トローラ14とが接続されている。DMAコントローラ
14は表示出力装置2人との間のインタフェイス手段と
しての入出力器15を制御する。表示出力装置2人は全
音1ントロールする例えばマイクロプロセッサなどを用
いて構成した表示量、カコ、ントローラ?ff1Aと、
このコントローラ22ムによって制御され主電子計算機
7Aとの間のインタフェイス手段としてのディジタル入
力器21ムおよびディジタル出力器24と、監視盤3の
表示器31〜3nを駆動するディジタル出力器23−1
〜23−nとで構成される。
主電子計算機IA内のDMAモードで動作するDMAコ
ントローラ14と、入出力器15は、次のよう表動作機
能を持っている。
ントローラ14と、入出力器15は、次のよう表動作機
能を持っている。
入出力器15の入力部に主メモリ13のデータアドレス
をレディ信号を付加して入力すると、DMA :0:1
’y トローラ1イと入出力器15によシ前記データア
ドレスで指定され主メそり13内の1組のデータが入出
力器15の出力部に出力される。すなわち、主メモリ1
3内のデータをCPU 12のプログラム処理を介する
ことなくどのデータでも自由にいつでも読み出すことが
できる。
をレディ信号を付加して入力すると、DMA :0:1
’y トローラ1イと入出力器15によシ前記データア
ドレスで指定され主メそり13内の1組のデータが入出
力器15の出力部に出力される。すなわち、主メモリ1
3内のデータをCPU 12のプログラム処理を介する
ことなくどのデータでも自由にいつでも読み出すことが
できる。
すなわち、本実施例では上述の機能を使い、表示出力装
置2人はコントロー、722kによシ主電子計算機1人
の主メモリ13上の必要外表示情報データを主1子計算
機IAから出力させ、表示出力装置2人に入力するため
、前記データが記憶されているアドレスに対応する予め
限定されたアドレスデータを出力器24よシレディ信号
をつけて逐次出力する。
置2人はコントロー、722kによシ主電子計算機1人
の主メモリ13上の必要外表示情報データを主1子計算
機IAから出力させ、表示出力装置2人に入力するため
、前記データが記憶されているアドレスに対応する予め
限定されたアドレスデータを出力器24よシレディ信号
をつけて逐次出力する。
この方式によシ、表示出力装置2人は主電子計算機10
CPU x、 xの処理を経ることなく、必要なデータ
をそれ自身で発生するタイミングで次々と入力器21に
より入力することができる。
CPU x、 xの処理を経ることなく、必要なデータ
をそれ自身で発生するタイミングで次々と入力器21に
より入力することができる。
入力されたデータはコントローラ22Aで前回入力され
たデータと比較さ、、4L、状態変化が検出された信号
があれば、例えばフリッカ処理などを施して、表示器駆
動用出力器23−1〜23−nよシ出力され、監視盤3
の表示器31〜3nの表示内容を変化させ逐次はぼ最新
の状態が表示 4される。
たデータと比較さ、、4L、状態変化が検出された信号
があれば、例えばフリッカ処理などを施して、表示器駆
動用出力器23−1〜23−nよシ出力され、監視盤3
の表示器31〜3nの表示内容を変化させ逐次はぼ最新
の状態が表示 4される。
なお、上記実施例では、マンマシンインタフェイス装置
が表示器31〜3nとして多数の表示灯を備えた監視盤
3である場合につ、いて説明したが、・監視盤でな(C
RT (陰極線管)表示装置についても同様に実施する
ことができる。
が表示器31〜3nとして多数の表示灯を備えた監視盤
3である場合につ、いて説明したが、・監視盤でな(C
RT (陰極線管)表示装置についても同様に実施する
ことができる。
その他本発明は上述し且つ図面に示す実施例に限定され
ることなく、その要旨を変更しない範囲内で種々変形し
て実施することができる。
ることなく、その要旨を変更しない範囲内で種々変形し
て実施することができる。
以上詳述したように本発明によれば、従来マンマシンイ
ンタフェイス装置としての表示出力装置が主電子計算機
の周辺装量として構成された場合、該周辺装置への出力
処理を従来の方式で行うと主電子計算機の負荷となシ、
マた多重の状態変化をしたζき表示速度が遅くなる傾向
にあったのに対し、主電子計算機における他の処理を阻
害せず、しかも表示速度も自由に設定し状態変化の出力
の遅れも効果的に防止し得る表示出力方式を提供するこ
とができる。
ンタフェイス装置としての表示出力装置が主電子計算機
の周辺装量として構成された場合、該周辺装置への出力
処理を従来の方式で行うと主電子計算機の負荷となシ、
マた多重の状態変化をしたζき表示速度が遅くなる傾向
にあったのに対し、主電子計算機における他の処理を阻
害せず、しかも表示速度も自由に設定し状態変化の出力
の遅れも効果的に防止し得る表示出力方式を提供するこ
とができる。
第1図は従来方式のシステム構成図、第2図は本発明方
式の一実施例のシステム構成図である。 IA・・・電子計算機、2人・・・表示出力装置、3・
・・監視盤、12・・・中央演算処理装置(CPU )
、13−・・主メモリ、14・・・ダイレクトメモリア
クセス(DMA )コントローラ、16・・・入出力器
、21人・・・ディジタル入力器、22A・・・表示出
力コントローラ、2B−1〜2B−n、24・・・ディ
ジタル出力器、31〜3n・・・表示器。
式の一実施例のシステム構成図である。 IA・・・電子計算機、2人・・・表示出力装置、3・
・・監視盤、12・・・中央演算処理装置(CPU )
、13−・・主メモリ、14・・・ダイレクトメモリア
クセス(DMA )コントローラ、16・・・入出力器
、21人・・・ディジタル入力器、22A・・・表示出
力コントローラ、2B−1〜2B−n、24・・・ディ
ジタル出力器、31〜3n・・・表示器。
Claims (1)
- 主電子計算機よシ表示情報を出力表示させるための表示
出力方式において、表示出力装置側から前記主電子計算
機内の主メモリの閑示情、報記憶部に対応する予定のア
ドレスを出力させ、前記主電子計算機内にiけた、ダイ
レクトメモリアクセス方式で前記主メモIJ K対する
入出力を行なう入出力器を介して、前記主メモリ内の前
記アドレスに該当するデータをダイレクトメモリアクセ
ス方式で読み出し出力表示処理する構成としたことを特
徴とする表示出力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158487A JPS5860352A (ja) | 1981-10-05 | 1981-10-05 | 表示出力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158487A JPS5860352A (ja) | 1981-10-05 | 1981-10-05 | 表示出力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860352A true JPS5860352A (ja) | 1983-04-09 |
Family
ID=15672808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56158487A Pending JPS5860352A (ja) | 1981-10-05 | 1981-10-05 | 表示出力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860352A (ja) |
-
1981
- 1981-10-05 JP JP56158487A patent/JPS5860352A/ja active Pending
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