JPS586170A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS586170A JPS586170A JP56103534A JP10353481A JPS586170A JP S586170 A JPS586170 A JP S586170A JP 56103534 A JP56103534 A JP 56103534A JP 10353481 A JP10353481 A JP 10353481A JP S586170 A JPS586170 A JP S586170A
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- base
- drain region
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに係シ１％に高集積化し
た絶縁ゲート型電界効果トランジスタ（ＭＯＳ ＦＥＴ
）Ｋ関するものである。
た絶縁ゲート型電界効果トランジスタ（ＭＯＳ ＦＥＴ
）Ｋ関するものである。
ＭＯＳ ＰＥＴは、多数キャリアデバイスのためスイッ
チング速度が速く、マた入力インピーダンスが高いため
、駆動電力が小さくて済み、ｔた回路も簡単である。さ
らに、電流の温度係数が負である丸め二次降伏がなく、
熱暴走が起こらず、破壊に強い。を九、並列接続が容島
であ勤、さらに温度補償回路等の必要がなくさもに回路
が簡単となる。このようにＭＯＳ ＰＥＴはバイポーラ
タイプにないすぐれ九長所があり、４１に熱的安定性は
木電力用素子として適している。大電力用ＭＯ８ＰＥＴ
のうち、Ｉ！＃に高耐圧化に適し、インダクタンス負荷
の逆８０Ａ（ｓａｆｅｔｙ ｏｐ＠ｒａｔ１ｏｎ ａｒ
ｅａの略；安全動作領域のこと）に非常に強い構造とし
て、カスコード接続シールドベース縦ｆｉＭＯ１ｉ Ｆ
ＥＴがある０従米のカスコード接続シールドベース縦属
ＭＯ８ＰＥＴの断面構造状、第１図（句のよう罠なって
いる０１，２および３は、それぞれゲート電極ソース電
極およびドレイン電極である０４社電界を趨蔽するため
のＰ導電盤シールドベース領域である０５は、Ｎ 導電
型ソース領域である０６は。
チング速度が速く、マた入力インピーダンスが高いため
、駆動電力が小さくて済み、ｔた回路も簡単である。さ
らに、電流の温度係数が負である丸め二次降伏がなく、
熱暴走が起こらず、破壊に強い。を九、並列接続が容島
であ勤、さらに温度補償回路等の必要がなくさもに回路
が簡単となる。このようにＭＯＳ ＰＥＴはバイポーラ
タイプにないすぐれ九長所があり、４１に熱的安定性は
木電力用素子として適している。大電力用ＭＯ８ＰＥＴ
のうち、Ｉ！＃に高耐圧化に適し、インダクタンス負荷
の逆８０Ａ（ｓａｆｅｔｙ ｏｐ＠ｒａｔ１ｏｎ ａｒ
ｅａの略；安全動作領域のこと）に非常に強い構造とし
て、カスコード接続シールドベース縦ｆｉＭＯ１ｉ Ｆ
ＥＴがある０従米のカスコード接続シールドベース縦属
ＭＯ８ＰＥＴの断面構造状、第１図（句のよう罠なって
いる０１，２および３は、それぞれゲート電極ソース電
極およびドレイン電極である０４社電界を趨蔽するため
のＰ導電盤シールドベース領域である０５は、Ｎ 導電
型ソース領域である０６は。
Ｐ＋ベース領域である◇７は、チャネル領域である０８
は、Ｎ導電型抵抗層ドレイン領域である。
は、Ｎ導電型抵抗層ドレイン領域である。
９体、シールドベース関に形成されｈ導電型ドレイン領
域であるｏｌｏａ％Ｎ導電微ドレイン領域テアル。１１
は、Ｎ＋導電型ドレイン領域であるＯ１２は、絶縁膜で
ある。
域であるｏｌｏａ％Ｎ導電微ドレイン領域テアル。１１
は、Ｎ＋導電型ドレイン領域であるＯ１２は、絶縁膜で
ある。
ＭＯＳ ＰＥＴを大電力用素子として使う場合、高利得
を得るために、相互コンダクタンス（、Ｆｍ）を大きく
シ、また、損失を小さくするためにオン抵抗を小さくす
る必要がある。ＭＯＳ ＦＥＴの飽和領域におけるＪｉ
ｒｍは次式で示される。
を得るために、相互コンダクタンス（、Ｆｍ）を大きく
シ、また、損失を小さくするためにオン抵抗を小さくす
る必要がある。ＭＯＳ ＦＥＴの飽和領域におけるＪｉ
ｒｍは次式で示される。
９ｍ ＝ｗ／Ｌ ・７１ ・−Ｍ ／ ｔａｘ ・ＶＤ
ａ （８ＡＴ ） ・” ・・・（１）ここで、Ｌ：
ゲート長、Ｗ：ゲート幅、μ：キャリアの易動度に＃：
ｌ！１！化膜の誘電率、ｔ＠ｇ：ゲート酸化膜厚、 Ｖ
ｎｓ（ｇＡｙ） ：飽和領域でのドレイン電圧である。
ａ （８ＡＴ ） ・” ・・・（１）ここで、Ｌ：
ゲート長、Ｗ：ゲート幅、μ：キャリアの易動度に＃：
ｌ！１！化膜の誘電率、ｔ＠ｇ：ゲート酸化膜厚、 Ｖ
ｎｓ（ｇＡｙ） ：飽和領域でのドレイン電圧である。
前記（１）弐において、大きな相互コンダクタンスを得
るためには、ゲート酸化膜厚ｔａｘを一定とじ九場合Ｗ
／Ｌを大きくすることである。
るためには、ゲート酸化膜厚ｔａｘを一定とじ九場合Ｗ
／Ｌを大きくすることである。
このさい、チップサイズ（半導体基板寸法）ｔ−大きく
することは％コスト上昇・歩留低下につながる九め、チ
ップサイズを大きくせず、高集積化を図シ、大きなＷ／
Ｌを得ることが必要となる。
することは％コスト上昇・歩留低下につながる九め、チ
ップサイズを大きくせず、高集積化を図シ、大きなＷ／
Ｌを得ることが必要となる。
またオン抵抗（Ｒ＠ｍ）は、第１図（旬に示したよりに
、高濃度領域の抵抗は無視して、チャネル部の抵抗′ｆ
！：Ｈｎｈ％Ｎ導電型抵抗層ドレイン領域８の抵抗をＲ
＆Ｒ、シールドベース間く形成されるへ導電型ドレイン
領域９の抵抗をＲｐとし、さらにＮ導電型ドレイン領域
１０の抵抗Ｒｓ＋ｔｒｍが直列につながっていると近似
すると、次の（２）式のように表わされる。
、高濃度領域の抵抗は無視して、チャネル部の抵抗′ｆ
！：Ｈｎｈ％Ｎ導電型抵抗層ドレイン領域８の抵抗をＲ
＆Ｒ、シールドベース間く形成されるへ導電型ドレイン
領域９の抵抗をＲｐとし、さらにＮ導電型ドレイン領域
１０の抵抗Ｒｓ＋ｔｒｍが直列につながっていると近似
すると、次の（２）式のように表わされる。
Ｒ・ｍ ＊ Ｒ＠ｈ＋ＲＡＲ＋ＲＰ ＋Ｒａリド川・用
（ｊａ）チャネル部の抵抗＆ｈはチャネルコンダクタン
スＩの逆数で表わされ、ｙは以下のように表わされる０ 、９＝Ｗ／Ｌ・μｍ ａ ／ ｔａｘ （Ｖｏ−Ｖｔｈ
）＝ ”／Ｈ，。
（ｊａ）チャネル部の抵抗＆ｈはチャネルコンダクタン
スＩの逆数で表わされ、ｙは以下のように表わされる０ 、９＝Ｗ／Ｌ・μｍ ａ ／ ｔａｘ （Ｖｏ−Ｖｔｈ
）＝ ”／Ｈ，。
・・・・・・（８）
ここで、Ｌ：ゲート長、Ｗ：ゲート幅、μ：キャリアの
易動度、＃：酸化膜の誘電率、ｔａｘ：ゲート酸化膜厚
、Ｖｓｂ ： Ｌきい値電圧、■Ｇ：ゲート電圧である
。
易動度、＃：酸化膜の誘電率、ｔａｘ：ゲート酸化膜厚
、Ｖｓｂ ： Ｌきい値電圧、■Ｇ：ゲート電圧である
。
チャネルコンダクタンスＩを大きくするととによル、チ
ャネル抵抗Ｒ・Ｌは下がる◎チャネル抵抗ルｂを小さく
する場合も、ゲート酸化膜厚を一定とした場合、Ｗ／Ｌ
を大きくすることであり、高集積化を図ることである。
ャネル抵抗Ｒ・Ｌは下がる◎チャネル抵抗ルｂを小さく
する場合も、ゲート酸化膜厚を一定とした場合、Ｗ／Ｌ
を大きくすることであり、高集積化を図ることである。
また前記抵抗り冨、ＢＰおよび几６ＵＢを小さくするた
めには、Ｎ＋導電型ソース領域５やＰ＋導電型ベース領
域６等を小さくシ、前記−′ドレイン領域８．９．１０
の利用率を大きくすることが必要である０ 高集積化の手段のひとつとして、ソースおよびトレー／
が微細に入９組んだくし形構造がある０従来のくし形構
造で、第１図（ａ）に対応するカスコード接続シールド
ベース間ｆｉＭ０８ ＦＥＴの平向図を第１図（ｂ）に
示す。ｌａゲート電極であり、５はｈ十導電湿ソース領
域、６はＰ＋導電型ベース領域、８はへ導電型抵抗層ド
レイン領域、９はシールドベース関Ｎ導電戯ドレイン領
域、１３はソース電極およびベース電極２＆：Ｒ１シ出
しさらにソースおよびベースを電気的に短絡するための
コンタクト窓である。製造工程および索子設計上可能な
各部の最小寸法を求める。第１図（ｂ）に示すごとく。
めには、Ｎ＋導電型ソース領域５やＰ＋導電型ベース領
域６等を小さくシ、前記−′ドレイン領域８．９．１０
の利用率を大きくすることが必要である０ 高集積化の手段のひとつとして、ソースおよびトレー／
が微細に入９組んだくし形構造がある０従来のくし形構
造で、第１図（ａ）に対応するカスコード接続シールド
ベース間ｆｉＭ０８ ＦＥＴの平向図を第１図（ｂ）に
示す。ｌａゲート電極であり、５はｈ十導電湿ソース領
域、６はＰ＋導電型ベース領域、８はへ導電型抵抗層ド
レイン領域、９はシールドベース関Ｎ導電戯ドレイン領
域、１３はソース電極およびベース電極２＆：Ｒ１シ出
しさらにソースおよびベースを電気的に短絡するための
コンタクト窓である。製造工程および索子設計上可能な
各部の最小寸法を求める。第１図（ｂ）に示すごとく。
Ｐ＋導電型ベース領域６０幅をａ、Ｎ＋ソース領域５の
幅をｂ％ゲート電極領域ｌの幅をｃ、Ｎ導電型抵抗層ド
レイン領域８およびシールドベース間へ導電型ドレイン
領域９とをあわせ九幅をｄとすると、Ｐ＋導電型ベース
領域６間のエニットセル（ｕｌ）の長さＡ、は、 ＡＩ＝ ｄ＋２ （ａ／２＋ｂ＋Ｃ） ・・
・・−（４）となる。
幅をｂ％ゲート電極領域ｌの幅をｃ、Ｎ導電型抵抗層ド
レイン領域８およびシールドベース間へ導電型ドレイン
領域９とをあわせ九幅をｄとすると、Ｐ＋導電型ベース
領域６間のエニットセル（ｕｌ）の長さＡ、は、 ＡＩ＝ ｄ＋２ （ａ／２＋ｂ＋Ｃ） ・・
・・−（４）となる。
発明者は、さらに高集積化を行ない、ドレイン領域の利
用率を増やすための設計を検討した。
用率を増やすための設計を検討した。
本発明の目的は、さらに高集積化を行ない、エルドベー
ス縦型ＭＯ８ＦＥＴを提供することにある〇本発明の特
徴は、特にＰ＋導電型ベース領域および、ソース電極、
ベース電極取〕出し用等のコンタクト窓を、ベース領域
の抵抗が増大することによる電気的特性を損なわない程
度に点状に設は要点にある。例えば、半導体基板内に設
けられかつ該半導体基板とは逆導電型のベース領域と、
該ベース領域に設けられかつ該ベース領域とは逆導電型
のソース領域と、前記ベース領域と前記ソース領域間上
の第１の半導体表面に絶縁膜を介して設けられたゲート
電極と、該ゲート電極下の前記第１の半導体表面近傍に
設けられたチャネル領域につづきかつ前記ベース領域と
は逆導電型で、前記第１の半導体表面とは反対側面の第
２の半導体表面に設けられ九ドレイン電極につながるド
レイン領域とは同じ導電盤の抵抗層とを有し、前記ソー
ス領域と、前記第１の半導体表面における該ソース領域
に関して前記チャネル領域と鉱道方向に設けられかつ前
記ソース領域と隣接するベース領域とを第１の半導体表
面上に設けられた電極とコンタクト窓を介して短絡し、
前記ベース領域をとなｐ合う同構造の電界効果トランジ
スタにて共有する構造の電界効果トランジスタにおいて
、前記第１の半導体表面上における前記ベース領域と、
前記コンタクト窓とを点状に設けていることを特徴とす
るものである。
ス縦型ＭＯ８ＦＥＴを提供することにある〇本発明の特
徴は、特にＰ＋導電型ベース領域および、ソース電極、
ベース電極取〕出し用等のコンタクト窓を、ベース領域
の抵抗が増大することによる電気的特性を損なわない程
度に点状に設は要点にある。例えば、半導体基板内に設
けられかつ該半導体基板とは逆導電型のベース領域と、
該ベース領域に設けられかつ該ベース領域とは逆導電型
のソース領域と、前記ベース領域と前記ソース領域間上
の第１の半導体表面に絶縁膜を介して設けられたゲート
電極と、該ゲート電極下の前記第１の半導体表面近傍に
設けられたチャネル領域につづきかつ前記ベース領域と
は逆導電型で、前記第１の半導体表面とは反対側面の第
２の半導体表面に設けられ九ドレイン電極につながるド
レイン領域とは同じ導電盤の抵抗層とを有し、前記ソー
ス領域と、前記第１の半導体表面における該ソース領域
に関して前記チャネル領域と鉱道方向に設けられかつ前
記ソース領域と隣接するベース領域とを第１の半導体表
面上に設けられた電極とコンタクト窓を介して短絡し、
前記ベース領域をとなｐ合う同構造の電界効果トランジ
スタにて共有する構造の電界効果トランジスタにおいて
、前記第１の半導体表面上における前記ベース領域と、
前記コンタクト窓とを点状に設けていることを特徴とす
るものである。
このため、本発明によれば、前記ベース領域および前記
コンタクト窓を設けない部分の前記半導体基板内のベー
ス領域平面は、前記第１の半導体表面上から見て、前記
ベース領域および前記コンタクト窓を設けた平面部分よ
りも幅狭くすることができ、ｔた前記絶縁膜を介して設
けられた前記ゲート電極が前記半導体基板内のベース領
域の前記第１の半導体表面の凸凹パターンに応じて凹凸
パターンにすることができるから、ベース領域の面積を
減らし高集積化を行ないかつドレイン領域の割合を増す
ことができるＯ 次に本発明を図面を鐸照してさらに詳細に説明する。
コンタクト窓を設けない部分の前記半導体基板内のベー
ス領域平面は、前記第１の半導体表面上から見て、前記
ベース領域および前記コンタクト窓を設けた平面部分よ
りも幅狭くすることができ、ｔた前記絶縁膜を介して設
けられた前記ゲート電極が前記半導体基板内のベース領
域の前記第１の半導体表面の凸凹パターンに応じて凹凸
パターンにすることができるから、ベース領域の面積を
減らし高集積化を行ないかつドレイン領域の割合を増す
ことができるＯ 次に本発明を図面を鐸照してさらに詳細に説明する。
第２図（ａ）、第２図（ｂ）は本発明の実施例における
それぞれ平面図、断面図である０第２図（ｂ）は、第２
図（ａｌのＧ−α矢視断面である。１４，１１５および
１６はそれぞれゲート電極、ソース電極およびドレイン
電極である６１７はＰ導電型シールドベース領域、１８
はＮ 導電型ソース領域、１９は点状に設けられたＰ＋
導電溢ベース領域、２０はチャネル領域、２１はへ導電
型抵抗層ドレイン領域。
それぞれ平面図、断面図である０第２図（ｂ）は、第２
図（ａｌのＧ−α矢視断面である。１４，１１５および
１６はそれぞれゲート電極、ソース電極およびドレイン
電極である６１７はＰ導電型シールドベース領域、１８
はＮ 導電型ソース領域、１９は点状に設けられたＰ＋
導電溢ベース領域、２０はチャネル領域、２１はへ導電
型抵抗層ドレイン領域。
２２はシールドベース間Ｎ導電型ドレイン領域、２３は
へ導電型ドレイン領域、２４はＮ＋導電型ドレイン領域
％ ２５は絶縁膜、２６は点状に設けられ九コンタクト
窓である０ 第２図（ａ）の実施例によれば、Ｐ＋導電型ベース領域
１９およびコンタクト窓２６が点状（はぼ正方形又は円
形等）に設けられている丸め、頭載りの部分は領域ｉの
部分のように幅広く取る必要はない。Ｇ−σ間の製造工
程および素子設計上可能な各部の厳小寸法を、従来の場
合と同様に測定すルト、ユニットセル（ＵＳ）の長さＡ
鵞は。
へ導電型ドレイン領域、２４はＮ＋導電型ドレイン領域
％ ２５は絶縁膜、２６は点状に設けられ九コンタクト
窓である０ 第２図（ａ）の実施例によれば、Ｐ＋導電型ベース領域
１９およびコンタクト窓２６が点状（はぼ正方形又は円
形等）に設けられている丸め、頭載りの部分は領域ｉの
部分のように幅広く取る必要はない。Ｇ−σ間の製造工
程および素子設計上可能な各部の厳小寸法を、従来の場
合と同様に測定すルト、ユニットセル（ＵＳ）の長さＡ
鵞は。
ＡＩ＝ ｄ＋２ｃ＋ｂ＋−４−（ａｌｂ）＝ ｄ＋２Ｃ
＋−ｂ＋十鳳 となる。
＋−ｂ＋十鳳 となる。
前記従来構造と前記本発明の実施例の場合との、Ｓニッ
トセルの長さを比較すると Ａｓ Ａｍ＝ ＋ （ａｌｂ ） となり５本発明の実施例に従え一１ａ＋ｂ）だけ狭くす
ることができ高集積化が可能となる。
トセルの長さを比較すると Ａｓ Ａｍ＝ ＋ （ａｌｂ ） となり５本発明の実施例に従え一１ａ＋ｂ）だけ狭くす
ることができ高集積化が可能となる。
また第１図（ｂ）および第２図（Ｊｌ）の単位長さノあ
たりのドレイン領域の面積８およびＳ′を比較すると８
とＳ′は同面積である。よってドレイン領域５（＝８′
）を得るのに本発明では１面積２ｊｘ−４−（ａｌｂ）
＝ΔＳ小さくすることができ、エエットセルあたシのド
レイン領域の占める割合が大きくなる。
たりのドレイン領域の面積８およびＳ′を比較すると８
とＳ′は同面積である。よってドレイン領域５（＝８′
）を得るのに本発明では１面積２ｊｘ−４−（ａｌｂ）
＝ΔＳ小さくすることができ、エエットセルあたシのド
レイン領域の占める割合が大きくなる。
また、単位長さｊ当たりのゲート幅は、まっすぐなゲー
トを持つ従来構造に比べ１本発明の凸凹のあるゲート電
極の方が長くなＪ）、Ｗ／Ｌｔ−大きくすることができ
る。
トを持つ従来構造に比べ１本発明の凸凹のあるゲート電
極の方が長くなＪ）、Ｗ／Ｌｔ−大きくすることができ
る。
以上述べたように、本発明によれば、高集積化が可能と
な）、カスコード接続シールドベーｘ縦型ＮＯ８ＦＥＴ
の特性改善を図ることができ、ま九テップ小型化による
製造歩留を改善することができる等多大な効果が得られ
る。
な）、カスコード接続シールドベーｘ縦型ＮＯ８ＦＥＴ
の特性改善を図ることができ、ま九テップ小型化による
製造歩留を改善することができる等多大な効果が得られ
る。
なお本発明の実施例は、Ｎチャネル型ＭＯＢ１ｉ’ＥＴ
について述べたが、このほかにＰチャネル雛でも勿−か
壕わない。
について述べたが、このほかにＰチャネル雛でも勿−か
壕わない。
第１図（ａ）、第１図（ｂ）は、従来のカスコード接続
シールドベース縦型ＭＯ８ＰＥＴのそれぞれ断面図、平
面図である。第２図（ａ）、第２図（ｂ）は、本発明の
実施例を示すカスコード接続シールドベース縦置ＭＯ８
ＩＩ’ｇ’ｒのそれぞれ平面図、断面図である。岡。 図において。 ｌ、１４・・・・・・ゲート電極、 ２，１１５・・・
・・・ソース電極。 ３．１６・・・・・・ドレイン電極、４．１７・・・・
・・Ｐ導電型シールトヘース領域、５．１８・・・・・
・Ｎ 導電ｍソース領域、６．１９・・・・・・Ｐ
導電型ベース領域、７．２０・・・・・・チャネル領域
、８．２１・・・・・・Ｎ導電製抵抗層ドレイン領域、
９．２２・・・・・・シールドベース間Ｎ４電徴ドレイ
ン領域、１０．２３・・・・・・Ｎ導電型ドレイン領域
、１１．２４・・・・・・Ｎ＋導電型ドレイン領域、
１２．２５・・・・・・絶縁膜、１３．２６・・・・・
・コンタクト窓。 Ｕ′−聾
シールドベース縦型ＭＯ８ＰＥＴのそれぞれ断面図、平
面図である。第２図（ａ）、第２図（ｂ）は、本発明の
実施例を示すカスコード接続シールドベース縦置ＭＯ８
ＩＩ’ｇ’ｒのそれぞれ平面図、断面図である。岡。 図において。 ｌ、１４・・・・・・ゲート電極、 ２，１１５・・・
・・・ソース電極。 ３．１６・・・・・・ドレイン電極、４．１７・・・・
・・Ｐ導電型シールトヘース領域、５．１８・・・・・
・Ｎ 導電ｍソース領域、６．１９・・・・・・Ｐ
導電型ベース領域、７．２０・・・・・・チャネル領域
、８．２１・・・・・・Ｎ導電製抵抗層ドレイン領域、
９．２２・・・・・・シールドベース間Ｎ４電徴ドレイ
ン領域、１０．２３・・・・・・Ｎ導電型ドレイン領域
、１１．２４・・・・・・Ｎ＋導電型ドレイン領域、
１２．２５・・・・・・絶縁膜、１３．２６・・・・・
・コンタクト窓。 Ｕ′−聾
Claims (1)
- ソース領域と、該ソース領域に隣接するベース領域とに
接する電極が一主面がわのコンタクト窓を介して設けら
れ、ドレイン電極が他主面がわに設けられ、前記コンタ
クト窓が点状に設けられていることを特徴とする電界効
果トランジスタ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103534A JPS586170A (ja) | 1981-07-02 | 1981-07-02 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103534A JPS586170A (ja) | 1981-07-02 | 1981-07-02 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS586170A true JPS586170A (ja) | 1983-01-13 |
Family
ID=14356527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56103534A Pending JPS586170A (ja) | 1981-07-02 | 1981-07-02 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586170A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168263A (ja) * | 1985-01-20 | 1986-07-29 | Tdk Corp | 半導体装置 |
| JPS62113477A (ja) * | 1985-09-30 | 1987-05-25 | ゼネラル・エレクトリツク・カンパニイ | 絶縁ゲ−ト形半導体装置 |
| US4803533A (en) * | 1986-09-30 | 1989-02-07 | General Electric Company | IGT and MOSFET devices having reduced channel width |
| US4956700A (en) * | 1987-08-17 | 1990-09-11 | Siliconix Incorporated | Integrated circuit with high power, vertical output transistor capability |
-
1981
- 1981-07-02 JP JP56103534A patent/JPS586170A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168263A (ja) * | 1985-01-20 | 1986-07-29 | Tdk Corp | 半導体装置 |
| JPS62113477A (ja) * | 1985-09-30 | 1987-05-25 | ゼネラル・エレクトリツク・カンパニイ | 絶縁ゲ−ト形半導体装置 |
| US4803533A (en) * | 1986-09-30 | 1989-02-07 | General Electric Company | IGT and MOSFET devices having reduced channel width |
| US4956700A (en) * | 1987-08-17 | 1990-09-11 | Siliconix Incorporated | Integrated circuit with high power, vertical output transistor capability |
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