JPH065758B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065758B2 JPH065758B2 JP61095620A JP9562086A JPH065758B2 JP H065758 B2 JPH065758 B2 JP H065758B2 JP 61095620 A JP61095620 A JP 61095620A JP 9562086 A JP9562086 A JP 9562086A JP H065758 B2 JPH065758 B2 JP H065758B2
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- Japan
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- electrode
- hole
- back surface
- source
- main surface
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- Expired - Lifetime
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置、特に横型電界効果トランジス
タ（FET）の高性能化を実現するための電極構造に関す
るものである。
タ（FET）の高性能化を実現するための電極構造に関す
るものである。
従来、この種の装置として、IEEE TRANSACTIONS ON MIC
ROWAVE THEORY AND TECHNIQUES VOL MTT−29No.6 JUNE
1981に示された第３図および第４図（第３図のIV−IV′
線断面図）に示すものがあつた。これらの図において、
(1)はFET、(2)は半絶縁性基板、(3)は半絶縁性基板(2)
にイオン注入法等で形成された動作層、(4)および(5)は
ソース電極およびドレイン電極、(6)はシヨツトキー接
触をするように形成されたゲート電極である。(7)およ
び(8)はそれぞれ外部回路（図示せず）と接続するため
のドレインおよびゲートのリード線である。ソース電極
(4)は、半絶縁性基板(2)および動作層(3)を貫通するバ
イアホール(9)を介して裏面電極(10)に電気的に接続さ
れている。
ROWAVE THEORY AND TECHNIQUES VOL MTT−29No.6 JUNE
1981に示された第３図および第４図（第３図のIV−IV′
線断面図）に示すものがあつた。これらの図において、
(1)はFET、(2)は半絶縁性基板、(3)は半絶縁性基板(2)
にイオン注入法等で形成された動作層、(4)および(5)は
ソース電極およびドレイン電極、(6)はシヨツトキー接
触をするように形成されたゲート電極である。(7)およ
び(8)はそれぞれ外部回路（図示せず）と接続するため
のドレインおよびゲートのリード線である。ソース電極
(4)は、半絶縁性基板(2)および動作層(3)を貫通するバ
イアホール(9)を介して裏面電極(10)に電気的に接続さ
れている。
例えば、ｎチヤネルFETの場合、ソース電極(4)はバイア
ホール(9)および裏面電極(10)を介して接地される。ゲ
ート電極(6)は高周波信号の入力側として、ゲートリー
ド線(8)を介して外部回路に接続され、直流バイアスと
して負電圧が印加される。ドレイン電極(5)は高周波信
号の出力側として、ドレインリード線(7)を介して外部
回路に接続され、直流バイアスとして正電圧が印加され
る。
ホール(9)および裏面電極(10)を介して接地される。ゲ
ート電極(6)は高周波信号の入力側として、ゲートリー
ド線(8)を介して外部回路に接続され、直流バイアスと
して負電圧が印加される。ドレイン電極(5)は高周波信
号の出力側として、ドレインリード線(7)を介して外部
回路に接続され、直流バイアスとして正電圧が印加され
る。
上記の様に、ゲート電極(6)に高周波信号を入力し、ド
レイン電極(5)より増幅された高周波信号を出力する、
いわゆる高周波増幅器としてFETが用いられる場合が多
い。
レイン電極(5)より増幅された高周波信号を出力する、
いわゆる高周波増幅器としてFETが用いられる場合が多
い。
ここで、増幅器の利得を高くするためには、特にソース
抵抗やソースインダクタンスを低減する事が不可欠であ
る。リード線を使用せずにバイスホール(9)を介してソ
ース電極(4)を直接接地する事により、ソース抵抗やソ
ースインダクタンスの低減に有効に寄与している。
抵抗やソースインダクタンスを低減する事が不可欠であ
る。リード線を使用せずにバイスホール(9)を介してソ
ース電極(4)を直接接地する事により、ソース抵抗やソ
ースインダクタンスの低減に有効に寄与している。
バイスホール(9)を有するＦＥＴ(1)では、半導体基板の
裏面より開孔し、方面のソース電極(4)まで貫通させる
バイスホール構造である。一方、高周波伝送損失を考慮
すると、半導体基板の厚みが厚い程、損失が少なく、FE
T本来の性能を得ることが出来る。しかしながら半導体
基板の厚みが厚くなると、従来のバイスホール構造で
は、半導体基板の裏面の開孔面積が大きくなり、チツプ
に占めるバイスホール部の面積が大きくなる。この事が
集積化に対して不利であつた。
裏面より開孔し、方面のソース電極(4)まで貫通させる
バイスホール構造である。一方、高周波伝送損失を考慮
すると、半導体基板の厚みが厚い程、損失が少なく、FE
T本来の性能を得ることが出来る。しかしながら半導体
基板の厚みが厚くなると、従来のバイスホール構造で
は、半導体基板の裏面の開孔面積が大きくなり、チツプ
に占めるバイスホール部の面積が大きくなる。この事が
集積化に対して不利であつた。
この発明は、バイスホール構造の有する低ソース抵抗お
よび低ソースインダクタンスによる高利得化、さらに、
厚い半導体基板を使用して、伝送損失の低減とその際の
高集積化を可能とする半導体装置を得る事を目的として
いる。さらに、ブリツジ電極を併用する事により、チツ
プ内の熱的又は電気的バラツキを緩和する事が出来、高
い信頼性が得られる半導体装置を提供することを目的と
する。
よび低ソースインダクタンスによる高利得化、さらに、
厚い半導体基板を使用して、伝送損失の低減とその際の
高集積化を可能とする半導体装置を得る事を目的として
いる。さらに、ブリツジ電極を併用する事により、チツ
プ内の熱的又は電気的バラツキを緩和する事が出来、高
い信頼性が得られる半導体装置を提供することを目的と
する。
この発明は少なくとも一ケ所以上の島状のソース電極部
に表面より形成された表面貫通孔およびこれに対応する
ように裏面に形成された裏面貫通孔とをソース電極のバ
イスホールとして利用し、FETの裏面をソース電極端子
としたものであると共に、表面の各ソース電極をブリツ
ジ電極で接続したものである。
に表面より形成された表面貫通孔およびこれに対応する
ように裏面に形成された裏面貫通孔とをソース電極のバ
イスホールとして利用し、FETの裏面をソース電極端子
としたものであると共に、表面の各ソース電極をブリツ
ジ電極で接続したものである。
この発明における表裏バイスホール構造を採用する事に
より、バイスホールの有する低ソース抵抗および低ソー
スインダクタンスを損なう事なく、集積化を可能とする
と共に表面の各ソース電極をブリツジ電極で接続する事
により、チツプ内の熱的又は電気的バラツキを緩和す
る。
より、バイスホールの有する低ソース抵抗および低ソー
スインダクタンスを損なう事なく、集積化を可能とする
と共に表面の各ソース電極をブリツジ電極で接続する事
により、チツプ内の熱的又は電気的バラツキを緩和す
る。
以下、この発明の一実施例を第１図および第２図（第１
図のII−II′線断面図）に示す。これらの図において、
(11)は島状のソース電極(4)の表面貫通孔であり、裏面
貫通孔(12)を介して裏面電極(10)と電気的に接続されて
いる。また、各ソース電極(4)はブリツジ電極(13)によ
り電気的に接続されている。
図のII−II′線断面図）に示す。これらの図において、
(11)は島状のソース電極(4)の表面貫通孔であり、裏面
貫通孔(12)を介して裏面電極(10)と電気的に接続されて
いる。また、各ソース電極(4)はブリツジ電極(13)によ
り電気的に接続されている。
なお、図中、第３図および第４図と同一符号は同一又は
相当部分を示す。
相当部分を示す。
このような実施例に示す構造のバイスホールでは、表面
貫通孔(11)または裏面貫通孔(12)の各々が従来のバイス
ホールと同じ開孔面積を有している場合、従来の２倍の
半導体基板厚に適用する事が出来る。同様に、半導体基
板厚が同じであれば、従来の1/2の開孔面積でバイスホ
ールを形成出来るため、集積化に有効である。
貫通孔(11)または裏面貫通孔(12)の各々が従来のバイス
ホールと同じ開孔面積を有している場合、従来の２倍の
半導体基板厚に適用する事が出来る。同様に、半導体基
板厚が同じであれば、従来の1/2の開孔面積でバイスホ
ールを形成出来るため、集積化に有効である。
そのため、バイスホール構造の有する低ソース抵抗およ
び低ソースインダクタンスを損なう事なく、高周波伝送
損失の少ない厚い半導体基板にも適用出来るため、高性
能なFETを実現する事が出来る。
び低ソースインダクタンスを損なう事なく、高周波伝送
損失の少ない厚い半導体基板にも適用出来るため、高性
能なFETを実現する事が出来る。
また、ダイボンドが不十分でチツプ内に熱的又は電気的
バラツキが生じても、ブリツジ電極(13)により、そのバ
ラツキを緩和することが出来、高い信頼性を得ることが
出来る。
バラツキが生じても、ブリツジ電極(13)により、そのバ
ラツキを緩和することが出来、高い信頼性を得ることが
出来る。
なお、上記実施例では島状のソース電極(4)が２ケの場
合について記したが、電力用FETのように複数の島状ソ
ース電極が配置されていても、本発明を適用することが
出来る。
合について記したが、電力用FETのように複数の島状ソ
ース電極が配置されていても、本発明を適用することが
出来る。
また電力用FETの場合にはFETの裏面電極を厚メツキで形
成することにより、放熱効果も期待出来る。
成することにより、放熱効果も期待出来る。
以上説明したように、本発明によれば、島状のソース電
極を表面貫通孔および裏面貫通孔を通して裏面電極に接
地するように構成したので、集積度の高い且つ高性能な
FETを実現する事が出来る。
極を表面貫通孔および裏面貫通孔を通して裏面電極に接
地するように構成したので、集積度の高い且つ高性能な
FETを実現する事が出来る。
また、ブリツジ電極によりチツプ内の熱的又は電気的バ
ラツキを緩和するように構成したので、信頼度の高いFE
Tを実現する事が出来る。
ラツキを緩和するように構成したので、信頼度の高いFE
Tを実現する事が出来る。
第１図は本発明の一実施例を示すFETの上面図、第２図
は第１図のII−II′線で切断したときの断面図、第３図
は従来のFETの上面図、第４図は第３図のIV−IV′で切
断したときの断面図である。 ここで、(1)はFET、(2)は半絶縁性基板、(3)は動作層、
(4)はソース電極、(5)はドレイン電極、(6)はゲート電
極、(7)はドレインリード線、(8)はゲートリード線、
(9)は従来のバイアホール、(10)は裏面電極、(11)は表
面貫通孔、(12)は裏面貫通孔、(13)はブリツジ電極であ
る。 尚、図中同一符号は同一又は相当部分を示す。
は第１図のII−II′線で切断したときの断面図、第３図
は従来のFETの上面図、第４図は第３図のIV−IV′で切
断したときの断面図である。 ここで、(1)はFET、(2)は半絶縁性基板、(3)は動作層、
(4)はソース電極、(5)はドレイン電極、(6)はゲート電
極、(7)はドレインリード線、(8)はゲートリード線、
(9)は従来のバイアホール、(10)は裏面電極、(11)は表
面貫通孔、(12)は裏面貫通孔、(13)はブリツジ電極であ
る。 尚、図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小丸 真喜雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 佐々木 善伸 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (1)
- 【請求項１】一主面上にドレイン電極・ゲート電極およ
び島状のソース電極を有する横型電界効果トランジスタ
において、少なくとも１ケ所以上のソース電極部に上記
一主面より形成された表面貫通孔および対応する他の主
面に形成された裏面貫通孔を有し、上記他の主面に形成
された裏面電極と上記ソース電極が上記表面貫通孔およ
び裏面貫通孔部で電気的に接続され、且つ上記一主面上
においては上記ゲート電極や上記ドレイン電極と電気的
に絶縁され、上記一主面上の全ての島状ソース電極が電
気的に接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095620A JPH065758B2 (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095620A JPH065758B2 (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62252175A JPS62252175A (ja) | 1987-11-02 |
| JPH065758B2 true JPH065758B2 (ja) | 1994-01-19 |
Family
ID=14142585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61095620A Expired - Lifetime JPH065758B2 (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065758B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123418A (ja) * | 1987-11-09 | 1989-05-16 | Nec Corp | 半導体装置の製造方法 |
| US5236854A (en) * | 1989-12-11 | 1993-08-17 | Yukio Higaki | Compound semiconductor device and method for fabrication thereof |
| JP2746483B2 (ja) * | 1991-04-08 | 1998-05-06 | 三菱電機株式会社 | 高周波用半導体装置 |
| JP6584987B2 (ja) * | 2016-03-23 | 2019-10-02 | 株式会社東芝 | 半導体装置 |
-
1986
- 1986-04-24 JP JP61095620A patent/JPH065758B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62252175A (ja) | 1987-11-02 |
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