JPS5866105A - 待機系をもつ制御装置 - Google Patents
待機系をもつ制御装置Info
- Publication number
- JPS5866105A JPS5866105A JP16594881A JP16594881A JPS5866105A JP S5866105 A JPS5866105 A JP S5866105A JP 16594881 A JP16594881 A JP 16594881A JP 16594881 A JP16594881 A JP 16594881A JP S5866105 A JPS5866105 A JP S5866105A
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- JP
- Japan
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- signal
- standby system
- main system
- cpu
- standby
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、動作中に主系に異常が発生すると待機系に
切換えて制御を継続する冗長構成をもった制御装置に関
する。
切換えて制御を継続する冗長構成をもった制御装置に関
する。
従来、この種の装置として第１図に示すものがあった。
第１図において、１は蒸気で駆動されるタービン、２は
タービン１に供給する蒸気流量を制御する弁、６は弁２
の開度な検出する検出器、４．５はタービン１の回転に
応じて電気的なパルス信号を発生するピックアップ、６
はタービン１の回転数を制御する制御装置である。
タービン１に供給する蒸気流量を制御する弁、６は弁２
の開度な検出する検出器、４．５はタービン１の回転に
応じて電気的なパルス信号を発生するピックアップ、６
はタービン１の回転数を制御する制御装置である。
制御装置６のブロックにおいて、７，８はピックアップ
４，５のパルス信号を入力し、これからタービン１の回
転速度を演算してその結果を信号７ｍ、８ａで出力する
もので、プログラム人出方（ＰＩＯ）からなるスピード
・チャネル、９．１０はスピードチャネル７．８の信号
７ａ、８ｍを入力した中央演算処理ユニット（以下ＣＰ
Ｕという）、１１．１２はＣＰＵ９．１０（７）信号９
ｍ。
４，５のパルス信号を入力し、これからタービン１の回
転速度を演算してその結果を信号７ｍ、８ａで出力する
もので、プログラム人出方（ＰＩＯ）からなるスピード
・チャネル、９．１０はスピードチャネル７．８の信号
７ａ、８ｍを入力した中央演算処理ユニット（以下ＣＰ
Ｕという）、１１．１２はＣＰＵ９．１０（７）信号９
ｍ。
１０ａを入力したアナログ出力（ＡＯ）、１３゜１４は
アナログ出力１１．１２の信号１１ａ、１２ｍを入力し
たアナログ入力（ＡＩ）で、信号１３１．１４亀をＣＰ
ＵＩ ０．９に供給している。１５はアナログ出力１１
．１２の信号１１ｍ７，１２１のいずれかを選択するス
イッチ、１６はスイッチ１５の出力及び検出器３の信号
３ｍ５従って弁２を駆動する駆動回路で、第３図に示す
構成をもつ。
アナログ出力１１．１２の信号１１ａ、１２ｍを入力し
たアナログ入力（ＡＩ）で、信号１３１．１４亀をＣＰ
ＵＩ ０．９に供給している。１５はアナログ出力１１
．１２の信号１１ｍ７，１２１のいずれかを選択するス
イッチ、１６はスイッチ１５の出力及び検出器３の信号
３ｍ５従って弁２を駆動する駆動回路で、第３図に示す
構成をもつ。
第２図は第１図に示すＣＰＵ９の機能をブロック図で示
したものである。演算回路１７はタービン１の設定速度
を演算により求め、その結果を信号１７＆で減算器１８
に入力する。減算器１８は、スピード・チャネル７の信
号７ｍと演算回路１７の信号１７ａとの偏差を演算し、
コントローラ１９に信号１８ａで供給する。コントロー
ラ１９は減算器１Ｂの信号１９ｍから弁２の関度の設定
値を演算して信号１９ｍで出力する。関数２０は弁２の
流量対リフト特性に従って信号１１を補正して開度設定
値としての信号９亀を出力する。関数２１は当該のＣＰ
Ｕ９が待機系にあるときは主系として動作中のＣＰＵ１
０の信号１４＆を入力して関数２０の逆補正をして信号
２１ｍを得、これをコントローラ１９に人力する。
したものである。演算回路１７はタービン１の設定速度
を演算により求め、その結果を信号１７＆で減算器１８
に入力する。減算器１８は、スピード・チャネル７の信
号７ｍと演算回路１７の信号１７ａとの偏差を演算し、
コントローラ１９に信号１８ａで供給する。コントロー
ラ１９は減算器１Ｂの信号１９ｍから弁２の関度の設定
値を演算して信号１９ｍで出力する。関数２０は弁２の
流量対リフト特性に従って信号１１を補正して開度設定
値としての信号９亀を出力する。関数２１は当該のＣＰ
Ｕ９が待機系にあるときは主系として動作中のＣＰＵ１
０の信号１４＆を入力して関数２０の逆補正をして信号
２１ｍを得、これをコントローラ１９に人力する。
第３図は駆動回路１６の回路構成を示すブロック図であ
る。減算器２２は、スイッチ１５の出力と検出回路２６
の出力との偏差を演算し、これを信号２２ａでコントロ
ーラ２４に供給する。コン−トローラ２４は減算器２２
の信号２２１Ｌから弁開閉信号を演算し、これをバッフ
ァ２５を介して弁２に供給し、弁２を駆動する。弁２の
開度は検出器３により検出され、信号６ａとなって検出
回路２６に入力される。
る。減算器２２は、スイッチ１５の出力と検出回路２６
の出力との偏差を演算し、これを信号２２ａでコントロ
ーラ２４に供給する。コン−トローラ２４は減算器２２
の信号２２１Ｌから弁開閉信号を演算し、これをバッフ
ァ２５を介して弁２に供給し、弁２を駆動する。弁２の
開度は検出器３により検出され、信号６ａとなって検出
回路２６に入力される。
次に、スイッチ１５が図示の位置にあり、ＣＰＵ９が主
系として、一方ＣＰＵが待機系とした場合の動作を説明
する。ＣＰＵは第２図に示した機能により、タービン１
０回転速度が演算回路１７の設定値に等しくなるように
させるための設定値を演算し、信号９１で出力する。信
号９１はアナログ出力１１によりアナログ信号の信号１
１ａに変換され、スイツｆ１５を介して駆動回路１６に
入力される。駆動回路１６はその入力に従い弁２を駆動
する。弁２の開度は検出器３により信号３ｍに変換され
、検出回路２６を介して減算器２２に人力され、ここで
スイッチ１５の出力との偏差が算出される。弁２の開度
がスイッチ１５から与えられる設定値と等しくなると、
減算器２４の出力、即ち偏差がＯとなり、゛駆動回路１
６は弁２の駆動を停止する。
系として、一方ＣＰＵが待機系とした場合の動作を説明
する。ＣＰＵは第２図に示した機能により、タービン１
０回転速度が演算回路１７の設定値に等しくなるように
させるための設定値を演算し、信号９１で出力する。信
号９１はアナログ出力１１によりアナログ信号の信号１
１ａに変換され、スイツｆ１５を介して駆動回路１６に
入力される。駆動回路１６はその入力に従い弁２を駆動
する。弁２の開度は検出器３により信号３ｍに変換され
、検出回路２６を介して減算器２２に人力され、ここで
スイッチ１５の出力との偏差が算出される。弁２の開度
がスイッチ１５から与えられる設定値と等しくなると、
減算器２４の出力、即ち偏差がＯとなり、゛駆動回路１
６は弁２の駆動を停止する。
このようにして開度が設定された弁２を介して蒸気がタ
ービン１に供給され、タービン１は供給される蒸気流量
に比例した回転をする。タービン１の回転はピックアッ
プ４，５により検出され、信号４ｍ、５ｍとなり、スピ
ード・チャネル７゜８に入力される。これによりスピー
ド・チャネル７．８はタービン１の回転速度を示す信号
７ａ。
ービン１に供給され、タービン１は供給される蒸気流量
に比例した回転をする。タービン１の回転はピックアッ
プ４，５により検出され、信号４ｍ、５ｍとなり、スピ
ード・チャネル７゜８に入力される。これによりスピー
ド・チャネル７．８はタービン１の回転速度を示す信号
７ａ。
８１を出力し、ＣＰＵ９．１０に入力する。ＣＰＵ９は
、信号７ａから前述の設定値を演算し、信号９ｍで出力
する。一方、ＣＰＵ１０は、待機系としてアナログ人力
１３を介して主系のアナログ出力１１の信号１１＆を導
入し、主系に対してトラッキングをする。従って、スイ
ツ？１５が切り換えられても主系に異常がない限り、制
御ループの安定が保持され、いわゆるパンプレスの切り
換えが可能となる。スイッチ１５が図示と逆の位置であ
った場合の動作も、スピード・チャネル３、ＣＰＵ１０
及びアナログ出力１２がスピード・チャネル７、ＣＰＵ
９及びアナログ出力１１と対称をなし、同一構成である
ことから前述の説明と同じようになる。
、信号７ａから前述の設定値を演算し、信号９ｍで出力
する。一方、ＣＰＵ１０は、待機系としてアナログ人力
１３を介して主系のアナログ出力１１の信号１１＆を導
入し、主系に対してトラッキングをする。従って、スイ
ツ？１５が切り換えられても主系に異常がない限り、制
御ループの安定が保持され、いわゆるパンプレスの切り
換えが可能となる。スイッチ１５が図示と逆の位置であ
った場合の動作も、スピード・チャネル３、ＣＰＵ１０
及びアナログ出力１２がスピード・チャネル７、ＣＰＵ
９及びアナログ出力１１と対称をなし、同一構成である
ことから前述の説明と同じようになる。
従来の制御装置は、以上のように構成されているので、
主系が異常になって待機系に切り換えられてもその時点
では既に待機系も異常な主系にトラッキングしているの
で、制御ループの安定が直ぐには得られず、バンプレス
の切り換えができない欠点があった。
主系が異常になって待機系に切り換えられてもその時点
では既に待機系も異常な主系にトラッキングしているの
で、制御ループの安定が直ぐには得られず、バンプレス
の切り換えができない欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、待機系を主系に対しである時間
遅れをもってトラッキングさせ、主系の異常により待機
系へ切り換えが生じてもその時点では待機系が未だ正常
であった主系にトラッキングしているようにすることに
より、主系から待機系へく（ノブレスな切り換えができ
る制御装置を提供することを目的とする。
ためになされたもので、待機系を主系に対しである時間
遅れをもってトラッキングさせ、主系の異常により待機
系へ切り換えが生じてもその時点では待機系が未だ正常
であった主系にトラッキングしているようにすることに
より、主系から待機系へく（ノブレスな切り換えができ
る制御装置を提供することを目的とする。
以下、この発明の一実施例を図について説明する。第４
図はこの発明のブロック図であり、第１図と同一符号の
ものは同一部分からなることを示す。４４図において、
２６はＣＰＵ９．１０の信信号９ａ 、１０ｍを導入し
、これらと検出器３の信号３ｍに従い弁２の開度な制御
する駆動回路であり、＠５図に示すように構成されてい
る。
図はこの発明のブロック図であり、第１図と同一符号の
ものは同一部分からなることを示す。４４図において、
２６はＣＰＵ９．１０の信信号９ａ 、１０ｍを導入し
、これらと検出器３の信号３ｍに従い弁２の開度な制御
する駆動回路であり、＠５図に示すように構成されてい
る。
第５図の駆動回路２６において、２７はパス拳インター
フェイス回路で、ＣＰＵ９．１０の信号９ｍ、１０ｍを
いわゆる入出力パス−を介して導入する。２８はパス・
インターフェイス回路２７の信号２７１Ｌをアナログ信
号に変換して信号２８ｍで出力するデジタル・アナログ
変換器（以下、変換器という）、２９は信号２８＆と信
号３２ａ（後述する）を比較するコンパレータ、６０は
コンパレータ２９の信号２９＆又は外部から入力される
ＭＳ信号を選択するスイッチ、３１はスイッチ３０の出
力が正のときはアップ・カウントし、負のときはダウン
・カウントするアップ・ダウン・カウンタ（以下、カウ
ンタという）、３２はカウンタ３１のカウント出力であ
る信号３１１をアナログ信号に変換して信号６２ａで出
力するデジタル・アナログ変換器（以下、変換器という
）、５５は外部から手動要求を示す信号ＭＲが入力され
ると付勢されるリレーで付勢されたときはスイッチ３０
．３４を共に図示と逆の位置に設定する。スイッチ３４
は変換器２８の信号２８ａ又は変換器６２の信号３２ｍ
を選択して減算器２２に供給する接続をもつ。
フェイス回路で、ＣＰＵ９．１０の信号９ｍ、１０ｍを
いわゆる入出力パス−を介して導入する。２８はパス・
インターフェイス回路２７の信号２７１Ｌをアナログ信
号に変換して信号２８ｍで出力するデジタル・アナログ
変換器（以下、変換器という）、２９は信号２８＆と信
号３２ａ（後述する）を比較するコンパレータ、６０は
コンパレータ２９の信号２９＆又は外部から入力される
ＭＳ信号を選択するスイッチ、３１はスイッチ３０の出
力が正のときはアップ・カウントし、負のときはダウン
・カウントするアップ・ダウン・カウンタ（以下、カウ
ンタという）、３２はカウンタ３１のカウント出力であ
る信号３１１をアナログ信号に変換して信号６２ａで出
力するデジタル・アナログ変換器（以下、変換器という
）、５５は外部から手動要求を示す信号ＭＲが入力され
ると付勢されるリレーで付勢されたときはスイッチ３０
．３４を共に図示と逆の位置に設定する。スイッチ３４
は変換器２８の信号２８ａ又は変換器６２の信号３２ｍ
を選択して減算器２２に供給する接続をもつ。
第゛６図はＣＰＵ９．１０の機能を等価な回路のブロッ
クで示したもので、入出力される信号の対応関係が一部
異なる点を除き、他は第２図と同一構成である。
クで示したもので、入出力される信号の対応関係が一部
異なる点を除き、他は第２図と同一構成である。
次に動作について説明する。装置の動作には次の３通り
がある。
がある。
（ａ） ＣＰ Ｕ ９が主系、ＣＰＵ１０が待機系の場
合、（ｂ）ＣＰＵ９が待機系、ＣＰＵ１０が主系の場合
、（Ｃ）信号ＭＲが供給され、装置が手動、即ち信号Ｍ
Ｒに従って動作する場合。
合、（ｂ）ＣＰＵ９が待機系、ＣＰＵ１０が主系の場合
、（Ｃ）信号ＭＲが供給され、装置が手動、即ち信号Ｍ
Ｒに従って動作する場合。
まス（ａ）の場合において、ＣＰＵ９はタービン１の回
転速度が演算回路１７の信号１７ｍに等しくなるように
コントローラ１９から信号１９ｍを出力させ、関数２０
で信号１９１を補正して信号９ａを駆動回路２６に送出
する。この間、ＣＰＵＩ ０は待機系として動作してお
り、カウンタ３１の信号６１１をパス・インターフェイ
ス回路２７及び関数２１を介してコントローラ１９Ｃ：
信号２１１でもって導入し、ＣＰＵ９に対してトラッキ
ングをしている。
転速度が演算回路１７の信号１７ｍに等しくなるように
コントローラ１９から信号１９ｍを出力させ、関数２０
で信号１９１を補正して信号９ａを駆動回路２６に送出
する。この間、ＣＰＵＩ ０は待機系として動作してお
り、カウンタ３１の信号６１１をパス・インターフェイ
ス回路２７及び関数２１を介してコントローラ１９Ｃ：
信号２１１でもって導入し、ＣＰＵ９に対してトラッキ
ングをしている。
駆動回路２６では、主系のＣＰＵ９の信号９ａが選択さ
れ、パス・インターフェイス回路２７゜変換器２８及び
スイッチ３４を介して減算器２２に入力される。
れ、パス・インターフェイス回路２７゜変換器２８及び
スイッチ３４を介して減算器２２に入力される。
変換器２８の信号２８ａはコンパレータ２９に入力され
、変換器６２の信号！１２１Ｌと比較される。
、変換器６２の信号！１２１Ｌと比較される。
コンパレータ２９は、信号２８１Ｌ〉信号３２にのとき
は信号２９亀を負にしてカウンタ３１をアップ・カウン
トさせ、その逆のときはカウンタ３１をダウン・カウン
トさせる。カウンタ３１の信号６１＆は変換器６２によ
りアナログの信号３２＆に変換され、コンパレータ２９
に入力される。このような動作により、カウンタ３１の
信号３１＆はＣＰＵ９の信号９１に急変することなく、
ある時間遅れをもって追従するものとなり、パス・イン
ターフェイス２７を介してＣＰＵ１０に信号２７ｂで供
給される。つまり、ＣＰＵ１０は信号２７ｂを介してＣ
ＰＵＩ Ｏに追従、即ちトラッキングする。
は信号２９亀を負にしてカウンタ３１をアップ・カウン
トさせ、その逆のときはカウンタ３１をダウン・カウン
トさせる。カウンタ３１の信号６１＆は変換器６２によ
りアナログの信号３２＆に変換され、コンパレータ２９
に入力される。このような動作により、カウンタ３１の
信号３１＆はＣＰＵ９の信号９１に急変することなく、
ある時間遅れをもって追従するものとなり、パス・イン
ターフェイス２７を介してＣＰＵ１０に信号２７ｂで供
給される。つまり、ＣＰＵ１０は信号２７ｂを介してＣ
ＰＵＩ Ｏに追従、即ちトラッキングする。
（ｂ）の場合の動作は、（ａ）の場合におけるＣＰＵ９
．１０の関係を逆にしたもので、前述の説明から明らか
である。
．１０の関係を逆にしたもので、前述の説明から明らか
である。
（Ｃ）の場合の動作を説明する。この場合には、スイッ
チ３０．３４が図示と逆の位置となるので、ＣＰＩＪ９
．１０の信号９ａ、ｉＱａが共に遮断される。この間、
ＣＰＵ９，１０はパス・インターフェイス２７から供給
される信号２７ｂに対してトラッキングをし、待機状態
にある。カウンタ３１には信号Ｍ８に従ってアップ又は
ダウン−カウントをし、その結果の信号３１１が変換器
３２及びスイッチ３４を介して減算器２２に入力される
。
チ３０．３４が図示と逆の位置となるので、ＣＰＩＪ９
．１０の信号９ａ、ｉＱａが共に遮断される。この間、
ＣＰＵ９，１０はパス・インターフェイス２７から供給
される信号２７ｂに対してトラッキングをし、待機状態
にある。カウンタ３１には信号Ｍ８に従ってアップ又は
ダウン−カウントをし、その結果の信号３１１が変換器
３２及びスイッチ３４を介して減算器２２に入力される
。
減算器２２はスイッチ３４の出力と検出回路２６の出力
との偏差を求め、これを信号２２ｍでコントローラ２４
に供給する。コントローラ２４は信号２２＆がぞ口とな
るようにバッファ２５を介して弁２の開閉を制御する。
との偏差を求め、これを信号２２ｍでコントローラ２４
に供給する。コントローラ２４は信号２２＆がぞ口とな
るようにバッファ２５を介して弁２の開閉を制御する。
弁２の開度は検出器６により信号３ａとなり、検出回路
２５により更に信号２５ａとなる。従って、弁２の開度
は、カウンタ３１のカラン計に対応したものとなり、そ
の開度に応じてタービン１が駆動される。タービン１の
回転は、検出器４，５及びスピード・チャネル７．８を
介してＣＰＵ？ 、１０に入力されるが、ＣＰＵ９．１
０は前述の動作をする。
２５により更に信号２５ａとなる。従って、弁２の開度
は、カウンタ３１のカラン計に対応したものとなり、そ
の開度に応じてタービン１が駆動される。タービン１の
回転は、検出器４，５及びスピード・チャネル７．８を
介してＣＰＵ？ 、１０に入力されるが、ＣＰＵ９．１
０は前述の動作をする。
その後、スイッチ３０．３４を図示の位置に復帰させ、
かつＣＰＵ９を主系に復帰させると、ＣＰＵＩ Ｏは（
ａｌの場合で説明したトラツキ、ングをする。
かつＣＰＵ９を主系に復帰させると、ＣＰＵＩ Ｏは（
ａｌの場合で説明したトラツキ、ングをする。
なお、上記実施例では制御装置がタービンを制御する場
合を説明したが制御対象はボイラー等であってもよい。
合を説明したが制御対象はボイラー等であってもよい。
以上のようにこの発明によれば、待機系が主系に対して
急変することなく、ある遅れをもってトラッキングする
ように構成したので、主系に異常が発生してもこれが直
ちに待機系に伝播せず、王？の異常に伴って主系から待
機系に切換えても安定な制御が容易に得られる効果があ
る。
急変することなく、ある遅れをもってトラッキングする
ように構成したので、主系に異常が発生してもこれが直
ちに待機系に伝播せず、王？の異常に伴って主系から待
機系に切換えても安定な制御が容易に得られる効果があ
る。
第１図は従来の制御装置のブロック図、第２図は第１図
に示すＣＰＵの機能ブロック図、第３図は第１図に示す
駆動回路の回路図、第４図はこの発明の制御装置の一実
施例を示すブロック図、第５図は第４図に示す駆動回路
のブロック図、第６図は第４図に示すＣＰＵの機能ブロ
ック図である。 １・・・タービン、２・・・弁、３，４．５・・・検出
器、６・・・制御装置、９，１０・−・ＣＰＵ、１５，
３０゜６４・・・スイッチ、１６．２６・・・駆動回路
、３１・・・カウンタ。なお、図中、同一符号は同一部
分を示す。 代理人 葛野信−（ばか１名） 蛎２図 ｊｌａ図
に示すＣＰＵの機能ブロック図、第３図は第１図に示す
駆動回路の回路図、第４図はこの発明の制御装置の一実
施例を示すブロック図、第５図は第４図に示す駆動回路
のブロック図、第６図は第４図に示すＣＰＵの機能ブロ
ック図である。 １・・・タービン、２・・・弁、３，４．５・・・検出
器、６・・・制御装置、９，１０・−・ＣＰＵ、１５，
３０゜６４・・・スイッチ、１６．２６・・・駆動回路
、３１・・・カウンタ。なお、図中、同一符号は同一部
分を示す。 代理人 葛野信−（ばか１名） 蛎２図 ｊｌａ図
Claims (1)
- 同一の所要制御機能を有する主系及び待機系を備え、上
記主系により制御対象を制御していた場合に上記主系に
異常が発生したときは上記待機系に切り換えて上記制御
対象の制御を継続させるようにした待機系をもつ制御装
置において、上記主系及び待機系に共通のパスを介して
接続され、上記主系の出力データを所定時限遅延して上
記待機系に供給する駆動回路を備え、上記待機系を上記
駆動回路により所定時限遅延され光上記出力データにト
ラッキングさせたことを特徴とする待機系をも９制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594881A JPS5866105A (ja) | 1981-10-16 | 1981-10-16 | 待機系をもつ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594881A JPS5866105A (ja) | 1981-10-16 | 1981-10-16 | 待機系をもつ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5866105A true JPS5866105A (ja) | 1983-04-20 |
Family
ID=15822054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16594881A Pending JPS5866105A (ja) | 1981-10-16 | 1981-10-16 | 待機系をもつ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866105A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484184A (en) * | 1977-12-19 | 1979-07-04 | Hitachi Ltd | Back-up method for digital process controlling apparatus |
-
1981
- 1981-10-16 JP JP16594881A patent/JPS5866105A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484184A (en) * | 1977-12-19 | 1979-07-04 | Hitachi Ltd | Back-up method for digital process controlling apparatus |
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