JPS5873225A - 信号電圧検出回路 - Google Patents
信号電圧検出回路Info
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- JPS5873225A JPS5873225A JP56171552A JP17155281A JPS5873225A JP S5873225 A JPS5873225 A JP S5873225A JP 56171552 A JP56171552 A JP 56171552A JP 17155281 A JP17155281 A JP 17155281A JP S5873225 A JPS5873225 A JP S5873225A
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- transistor
- capacitive element
- power supply
- driving
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356086—Bistable circuits with additional means for controlling the main nodes
- H03K3/356095—Bistable circuits with additional means for controlling the main nodes with synchronous operation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、第１及び第２の信号域圧の差を検−出する％
ＭＩ！３）ランシスタを以って構成された信号電圧検出
回路の改良に関する。
ＭＩ！３）ランシスタを以って構成された信号電圧検出
回路の改良に関する。
斯種信号電圧検出回路として従来、第１図を伴なって次
に述べる構成のもの６５提案されている。
に述べる構成のもの６５提案されている。
即ち、第１及びＩＩＩのＭＩ８）ランシスタＱ１及びＱ
ｌを有し、それ等ＭＩ＆）ランシスタＱ１及びＱｌのド
レインが１ｌｌｌｌのプリチャージ用クロックパルスφ
２．にて制御される第１のプリチャージ用ＭＩＤ）ッン
シスタ回路ＰＭ１を通じて第１の電源−Ｌｌに接続され
ている。
ｌを有し、それ等ＭＩ＆）ランシスタＱ１及びＱｌのド
レインが１ｌｌｌｌのプリチャージ用クロックパルスφ
２．にて制御される第１のプリチャージ用ＭＩＤ）ッン
シスタ回路ＰＭ１を通じて第１の電源−Ｌｌに接続され
ている。
この場合プリチャージ用ＭＩ８）ランシスタ回路ＰＭＩ
は、ソースをトランジスタＱ１のドレインに、ドレイン
を電源１１Ｌ１に接続せるＭ Ｉ−８）ランシスタＱ５
と、ソースをトランジスタＱ２のドレインに、ドレイン
を電Ｓ線Ｌ１＃ＣＩ！！続せるＭＩ８）うｙジスタＱ４
と、ソース及びドレインを夫々トランジスタＱ １ 及
ヒＱ ２のドレインに接続せるＭＩＤ）ランシスタＱ５
とを有し、それ等トランジスタＱＢ、Ｑ４ｊｌびＱ５の
ダートにプリチャージ用り寵ツクパルスφＰ１が供給さ
れる様に′なされている。
は、ソースをトランジスタＱ１のドレインに、ドレイン
を電源１１Ｌ１に接続せるＭ Ｉ−８）ランシスタＱ５
と、ソースをトランジスタＱ２のドレインに、ドレイン
を電Ｓ線Ｌ１＃ＣＩ！！続せるＭＩ８）うｙジスタＱ４
と、ソース及びドレインを夫々トランジスタＱ １ 及
ヒＱ ２のドレインに接続せるＭＩＤ）ランシスタＱ５
とを有し、それ等トランジスタＱＢ、Ｑ４ｊｌびＱ５の
ダートにプリチャージ用り寵ツクパルスφＰ１が供給さ
れる様に′なされている。
又トランジスｊｌＱｌ及びＱｌのゲートが未ツンシスタ
Ｑ２及びＱｌのドレインに夫々接続されている。
Ｑ２及びＱｌのドレインに夫々接続されている。
更にトランジ＾りＱｌ及びＱｌのソースが鳳動用りロツ
タパにスφ１ｌｔＬで制御される嬉１の駆動用ＭＩＢ１
ランジスタ閤路ＤＭ１を通じて第１の電源１ＩＬ１と対
をなす＃１２の電［ａｌＬ２に接続されている。この場
合駆動用ＭＩ８）ランジスｊＩ回路ＤＭ１は、ドレイン
をトランジスＪＱＩのソースに接続ぜるＭＩ８）うｙジ
スタＱ４と、ドレイｙを）ッンシスタＱ２のソースに接
続せるＭ！８トッｙジスメＱｌと、ドレインをトランジ
スタＱ５及びＱ６のソースに、ソースを１１ＬＩＩ＃Ｌ
２に接続せるＭＩ８）うｙジスタｑ・と、ソース及びド
レインヲ夫々トランジスタ９１及び、Ｑｌのソースに接
続せるＭＩＩｉ）５ ンシＸ タＱ ９とを有し、それ
勢トランジスタＱ６、Ｑｌ、Ｑ６及びＱ９のゲートに駆
動用り４ツクパルスφ工が供給される様になされている
。
タパにスφ１ｌｔＬで制御される嬉１の駆動用ＭＩＢ１
ランジスタ閤路ＤＭ１を通じて第１の電源１ＩＬ１と対
をなす＃１２の電［ａｌＬ２に接続されている。この場
合駆動用ＭＩ８）ランジスｊＩ回路ＤＭ１は、ドレイン
をトランジスＪＱＩのソースに接続ぜるＭＩ８）うｙジ
スタＱ４と、ドレイｙを）ッンシスタＱ２のソースに接
続せるＭ！８トッｙジスメＱｌと、ドレインをトランジ
スタＱ５及びＱ６のソースに、ソースを１１ＬＩＩ＃Ｌ
２に接続せるＭＩ８）うｙジスタｑ・と、ソース及びド
レインヲ夫々トランジスタ９１及び、Ｑｌのソースに接
続せるＭＩＩｉ）５ ンシＸ タＱ ９とを有し、それ
勢トランジスタＱ６、Ｑｌ、Ｑ６及びＱ９のゲートに駆
動用り４ツクパルスφ工が供給される様になされている
。
尚更にトランジスタＱ１のドレイン及ヒトランジスタＱ
２のゲートの接続中点Ｎ１よすｇｉミノ号電圧Ｊ１８１
が、又トランジスタＱ２のドレイン及びトランジスＪＱ
Ｉのゲートの接続中点Ｎ２より第２の信号電圧＠８２が
導出されている。
２のゲートの接続中点Ｎ１よすｇｉミノ号電圧Ｊ１８１
が、又トランジスタＱ２のドレイン及びトランジスＪＱ
Ｉのゲートの接続中点Ｎ２より第２の信号電圧＠８２が
導出されている。
以上が従来提案されている信号磁圧検出１路の構成であ
るが、斯る構成によれば、プリチャージ用クロックパル
スφ２．を［２図人に示す如く時点ｔ、とそれより遅れ
た時点ｔ２との間で２値表示で［１」をとる−のとして
、又駆動用りｇツクパルスφ、を嬉２図Ｂに示す如（時
点ｔ２より逼れた時点電、とそれより遅れた時点ｔ４と
の間で２値表示で１１」をとるものとし、画して時点ｔ
２及びｔ、閣に於て信号域圧＠８１及び８２に信号電圧
Ｖ、及びｖ２を与えれｄｌそれじた電圧ｖ、ｐ及びｖ２
′として検出されて、それ轡電圧Ｖ； 及Ｕ Ｖ２’ａ
；ｏ差ΔＶ’（＝１ Ｖ、’ −Ｖ、’ ｌ ） ｔｌ
ｌＲ点ｔ、后、信号電圧線′８１及び８２間に電圧Ｖ、
、ＩＪＶ、ノｌｌΔＶ Ｔ−ＩＶ、−Ｖｚｌ）！：り増
幅されたものとして得られるもので、その動作を述べれ
ば次の通りである。
るが、斯る構成によれば、プリチャージ用クロックパル
スφ２．を［２図人に示す如く時点ｔ、とそれより遅れ
た時点ｔ２との間で２値表示で［１」をとる−のとして
、又駆動用りｇツクパルスφ、を嬉２図Ｂに示す如（時
点ｔ２より逼れた時点電、とそれより遅れた時点ｔ４と
の間で２値表示で１１」をとるものとし、画して時点ｔ
２及びｔ、閣に於て信号域圧＠８１及び８２に信号電圧
Ｖ、及びｖ２を与えれｄｌそれじた電圧ｖ、ｐ及びｖ２
′として検出されて、それ轡電圧Ｖ； 及Ｕ Ｖ２’ａ
；ｏ差ΔＶ’（＝１ Ｖ、’ −Ｖ、’ ｌ ） ｔｌ
ｌＲ点ｔ、后、信号電圧線′８１及び８２間に電圧Ｖ、
、ＩＪＶ、ノｌｌΔＶ Ｔ−ＩＶ、−Ｖｚｌ）！：り増
幅されたものとして得られるもので、その動作を述べれ
ば次の通りである。
即ち先ず時点ｔ、及び１３間に於てり冒ツクパルスφＰ
１によりプリチャージ用ＭＩ８）ッｙジスタ回路ＰＭＩ
のトランジスタＱ５〜ＱＳがオンし、ＩＩＭ中点Ｎ１及
びＮ２が電Ｉ［線Ｌ１の電位（これを１．とする）と略
々等しい電位も１及び”Ｎ２に１曹チヤージされると共
に、トランジスタＱ１及びＱ２がオンし、トランジスタ
Ｑ１及びＱ２のソースの夫々と駆動用ＭＩ＆）ランシス
タ回路ＤＭ１との接続中点Ｎ５及びＮ４が、電源線Ｌ１
の電位Ｂ、よりトランジスタｑ１及びＱ２の閾値電圧（
これを夫々ｖｔｈｔ及びｖｔｈ＊とする）分だけ夫々低
い電位に略々等しい電位”Ｎ５及びＥ。４にプリチャー
ジされる。
１によりプリチャージ用ＭＩ８）ッｙジスタ回路ＰＭＩ
のトランジスタＱ５〜ＱＳがオンし、ＩＩＭ中点Ｎ１及
びＮ２が電Ｉ［線Ｌ１の電位（これを１．とする）と略
々等しい電位も１及び”Ｎ２に１曹チヤージされると共
に、トランジスタＱ１及びＱ２がオンし、トランジスタ
Ｑ１及びＱ２のソースの夫々と駆動用ＭＩ＆）ランシス
タ回路ＤＭ１との接続中点Ｎ５及びＮ４が、電源線Ｌ１
の電位Ｂ、よりトランジスタｑ１及びＱ２の閾値電圧（
これを夫々ｖｔｈｔ及びｖｔｈ＊とする）分だけ夫々低
い電位に略々等しい電位”Ｎ５及びＥ。４にプリチャー
ジされる。
次に時点ｔ２よりパルスφ１．が２値表示で「０」とな
ることにより、トランジスタ回路ＰＭ１のトランジスタ
Ｑ５〜Ｑ５がオフし、次に時点ｔ２及びｔ４間に於て、
信号電圧■、及びｖ２が接続中点Ｎ１及びＮ２に与えら
れる。然る后時点ｔ３より、駆動用パルスφ、によりト
ランジスタ回路ＤＭ１のトランジスタＱ６〜Ｑ９がオン
ジ、トランジスタＱｌ及びＱ２のソースが電源＠Ｌ２の
電位Ｅ２（以下簡単の為Ｅ２−０とする）になり、トラ
ンジスタＱ１及びＱ２ｆＪＳフリップ７０ツブ回路とし
て動作し、接続中点Ｎ１及びＮ２が電圧ｖ１及びｖ２に
応じたα圧ｖ、′及ヒ■２′ニナリ、ソＬ、ｒ（Ｗ号Ｉ
ｆＭｓ １ 及ヒ８２間に電圧ｖ、′及び■２′の差Δ
Ｖ’ （” ＩＶ、’−Ｖ２’ｌ ）が、ｍ圧ｖ、及ヒ
ｖ２ノ差ΔＶ（−１Ｖ、−Ｖ２１ ＞より増幅されたも
のとして得られるものである。
ることにより、トランジスタ回路ＰＭ１のトランジスタ
Ｑ５〜Ｑ５がオフし、次に時点ｔ２及びｔ４間に於て、
信号電圧■、及びｖ２が接続中点Ｎ１及びＮ２に与えら
れる。然る后時点ｔ３より、駆動用パルスφ、によりト
ランジスタ回路ＤＭ１のトランジスタＱ６〜Ｑ９がオン
ジ、トランジスタＱｌ及びＱ２のソースが電源＠Ｌ２の
電位Ｅ２（以下簡単の為Ｅ２−０とする）になり、トラ
ンジスタＱ１及びＱ２ｆＪＳフリップ７０ツブ回路とし
て動作し、接続中点Ｎ１及びＮ２が電圧ｖ１及びｖ２に
応じたα圧ｖ、′及ヒ■２′ニナリ、ソＬ、ｒ（Ｗ号Ｉ
ｆＭｓ １ 及ヒ８２間に電圧ｖ、′及び■２′の差Δ
Ｖ’ （” ＩＶ、’−Ｖ２’ｌ ）が、ｍ圧ｖ、及ヒ
ｖ２ノ差ΔＶ（−１Ｖ、−Ｖ２１ ＞より増幅されたも
のとして得られるものである。
所で第１図にて上述せる信号電圧検出回路の場合、そｎ
が正常に動作する為には、１圧Ｖ。
が正常に動作する為には、１圧Ｖ。
及びＶ２がｖ、＞ ｖ、なる関係を有すると仮定しり場
合、を圧ｖ、′カｖ２’＝ｏ、ｍ圧Ｖ、、Ｖ２、Ｖ、／
及びｖ２′がＶ、’ −Ｖ、’ ：＞ Ｖ、 −Ｖ２
なる関係となるを要し、この為には、この場合の電圧Ｖ
。
合、を圧ｖ、′カｖ２’＝ｏ、ｍ圧Ｖ、、Ｖ２、Ｖ、／
及びｖ２′がＶ、’ −Ｖ、’ ：＞ Ｖ、 −Ｖ２
なる関係となるを要し、この為には、この場合の電圧Ｖ
。
及びｖ２の差、ΔＶ−Ｖ、−Ｖ２が、ｊ路により決まる
値（これを感度・Ｖ、と定義する）以上即ちΔＶ≧ＶＢ
でなければならない。従って１１１１図にて上述せ
る信号電圧検出回路の場合、電圧ルΔ■が十分率であっ
ても正常の動作をなす為には、感度Ｖ、を十分率とする
を要し、而してその為には、ＭＩＳ）うｙジスタＱ１及
び９２間、Ｑ６及び９７閣の閾値電圧、トランジスタＱ
１及びＱ２間％Ｑ４及び９７間の利得定数尋の不平衡の
影響がない様にすれば良い屯のである。
値（これを感度・Ｖ、と定義する）以上即ちΔＶ≧ＶＢ
でなければならない。従って１１１１図にて上述せ
る信号電圧検出回路の場合、電圧ルΔ■が十分率であっ
ても正常の動作をなす為には、感度Ｖ、を十分率とする
を要し、而してその為には、ＭＩＳ）うｙジスタＱ１及
び９２間、Ｑ６及び９７閣の閾値電圧、トランジスタＱ
１及びＱ２間％Ｑ４及び９７間の利得定数尋の不平衡の
影響がない様にすれば良い屯のである。
然し乍ら第１図にて上述せる信号電圧検出回路の場合、
時点ｔ、〜ｔ、閏に於てＩＩＭ中点Ｎ５及びＮ４が、前
述せる如くトランジスタＱ１及びＱ２の閾値電圧ｖｔｈ
を及びｖｔｈ！ ＃ｃ応じた値の電圧へ、及び”Ｎ４
にブーチャージされるので、トランジスタＱ１及び９２
間の閾値電圧の不平衡の影響が殆んどないとしても、ト
ランジスタＱ１及び９２間、及びＱ６及び９７間の利得
定数の不平衡による影響を有するものである。
時点ｔ、〜ｔ、閏に於てＩＩＭ中点Ｎ５及びＮ４が、前
述せる如くトランジスタＱ１及びＱ２の閾値電圧ｖｔｈ
を及びｖｔｈ！ ＃ｃ応じた値の電圧へ、及び”Ｎ４
にブーチャージされるので、トランジスタＱ１及び９２
間の閾値電圧の不平衡の影響が殆んどないとしても、ト
ランジスタＱ１及び９２間、及びＱ６及び９７間の利得
定数の不平衡による影響を有するものである。
依って第１図にて上述せる従来の信号電圧検出回路は、
トランジスタＱ１及びＱ２ｆ［、Ｑ６及び９７間に利得
定数の不平衡がある場合、電圧ｖ１及びｖ２を、それ等
の電圧差△Ｖが十分率である場合に、正常に検出し得な
いという欠点を有していた。
トランジスタＱ１及びＱ２ｆ［、Ｑ６及び９７間に利得
定数の不平衡がある場合、電圧ｖ１及びｖ２を、それ等
の電圧差△Ｖが十分率である場合に、正常に検出し得な
いという欠点を有していた。
依って本発明は上達せる欠点のない新規な信号電圧検出
回路を提案せんとするもので、以下詳述する所より明ら
かとなるであろう。
回路を提案せんとするもので、以下詳述する所より明ら
かとなるであろう。
第５図は本願第１１Ｉ目の発明に係る信号電圧検出回路
の一例を示し、第１図との対応部分には同一符号を附し
て詳刷＃！明はこれを省略するも、第１図にて上述せる
構成に於て、トランジスタＱ１のソースが、容量素子Ｃ
１とプリチャー シ用ｐ ａツタパルスφ、１とは異な
る第２のプリチャージ用クロックパルス−２□ｌこて１
ＩＩＪ＃される第２のプリチャージ用ＭＩＤ）ランシス
タ回路ＰＭ２とをそれ勢の順に通じて電源線Ｌ１に接続
され且容量素子Ｃ１と駆動用タロツクパルスφｂにて制
御されるＩＩＥ２の駆動用ＭＩ８）フンシスター路ＤＭ
２とをそれ等のＩＩ！に通じて電源１１Ｌ２に接続され
、又トランジスタＱ２のソースが、＄１２の容量素子Ｃ
２と上述せるプリチャージ用ＭＩ８）うシシスタ回路Ｐ
Ｍ２とをそれ等の願に通じて電ＩＩａｌＬ １に接ｉＲ
され且嬉２の容量素子０２と上述せる駆動用ＭＩ８）ラ
ンシスタ回路ＤＭ２とをそれ轡の順に通じて電源、ＩＩ
Ｌ２に接続されてなることを除いては、第１図の場合と
同様の構成を有する。但しこの場合ＭＩ８）ランシスタ
回路ＰＭ２は、ドレインを電源１ｉＬ１に、ソースを容
量素子０１及びＣ２に接続せるＭＩＢ）うｙラスタＱ１
０をｌｆし、そのダートにプリチャージ用パルスφ２．
が供給される様になされている。又ＭＩ８）うｙジスメ
ー脇ＤＭ２は、ドレインを容量素子０１及び０２に、ソ
ースを電源１１’Ｌ２に接続せるＭＩ８トランジスシス
１１を有し、そのグー）Ｅ厘勅用パルスφわが供給され
る様になされている。
の一例を示し、第１図との対応部分には同一符号を附し
て詳刷＃！明はこれを省略するも、第１図にて上述せる
構成に於て、トランジスタＱ１のソースが、容量素子Ｃ
１とプリチャー シ用ｐ ａツタパルスφ、１とは異な
る第２のプリチャージ用クロックパルス−２□ｌこて１
ＩＩＪ＃される第２のプリチャージ用ＭＩＤ）ランシス
タ回路ＰＭ２とをそれ勢の順に通じて電源線Ｌ１に接続
され且容量素子Ｃ１と駆動用タロツクパルスφｂにて制
御されるＩＩＥ２の駆動用ＭＩ８）フンシスター路ＤＭ
２とをそれ等のＩＩ！に通じて電源１１Ｌ２に接続され
、又トランジスタＱ２のソースが、＄１２の容量素子Ｃ
２と上述せるプリチャージ用ＭＩ８）うシシスタ回路Ｐ
Ｍ２とをそれ等の願に通じて電ＩＩａｌＬ １に接ｉＲ
され且嬉２の容量素子０２と上述せる駆動用ＭＩ８）ラ
ンシスタ回路ＤＭ２とをそれ轡の順に通じて電源、ＩＩ
Ｌ２に接続されてなることを除いては、第１図の場合と
同様の構成を有する。但しこの場合ＭＩ８）ランシスタ
回路ＰＭ２は、ドレインを電源１ｉＬ１に、ソースを容
量素子０１及びＣ２に接続せるＭＩＢ）うｙラスタＱ１
０をｌｆし、そのダートにプリチャージ用パルスφ２．
が供給される様になされている。又ＭＩ８）うｙジスメ
ー脇ＤＭ２は、ドレインを容量素子０１及び０２に、ソ
ースを電源１１’Ｌ２に接続せるＭＩ８トランジスシス
１１を有し、そのグー）Ｅ厘勅用パルスφわが供給され
る様になされている。
以上が本願第１喬■の発明に係る信号電圧検出回路の一
例構成であるが、斯る構成に−れば、プリチャージ用り
■ツタパルスφ□を第４図ムに示す如く時点會 とそれ
より遅れた時点ｔ５と墨 の関で２値表示で［１」をとるものとして、又プリチャ
ージ用クロックパルスφ、２を第４図Ｂに示す如く、時
点ｔｓより前の時点ｔ、と時点りより遅れた時点ｔ４（
ｌｌｌ示の如く時点１１ｓより前であっても父後であっ
ても良い）との閏で２値ｔ、より遅れた時点ｔ４との間
で２値表示で「０」をとるものとし、画して時点ｔ５及
び１４間に於て信号電圧！Ｉ８１及び８２に信号電圧Ｖ
、及びｖ２を与えれば、嬉１図の場合と同様に、それ等
電圧Ｖ、及びＶ、がそれ尋に応じた電圧Ｖ、／及びｖ、
′として検出されて、それ等電圧Ｖ、／１１ｔＵ Ｖ２
’（ＤａΔＶ’ （ｍ ＩＶＩ’ −Ｖ２’ ｌ ）
カＦｉｉｊ点ｔ４ 后、信号域圧４１８１及び８２間に
電圧ｖ１及ｃ）Ｖ、ノ差ΔＶ （−ＩＴ、−Ｖ２１ ＞
ヨリ増１１１れたものとして得られるもので、その動
作を述べれば、次の通りである。
例構成であるが、斯る構成に−れば、プリチャージ用り
■ツタパルスφ□を第４図ムに示す如く時点會 とそれ
より遅れた時点ｔ５と墨 の関で２値表示で［１」をとるものとして、又プリチャ
ージ用クロックパルスφ、２を第４図Ｂに示す如く、時
点ｔｓより前の時点ｔ、と時点りより遅れた時点ｔ４（
ｌｌｌ示の如く時点１１ｓより前であっても父後であっ
ても良い）との閏で２値ｔ、より遅れた時点ｔ４との間
で２値表示で「０」をとるものとし、画して時点ｔ５及
び１４間に於て信号電圧！Ｉ８１及び８２に信号電圧Ｖ
、及びｖ２を与えれば、嬉１図の場合と同様に、それ等
電圧Ｖ、及びＶ、がそれ尋に応じた電圧Ｖ、／及びｖ、
′として検出されて、それ等電圧Ｖ、／１１ｔＵ Ｖ２
’（ＤａΔＶ’ （ｍ ＩＶＩ’ −Ｖ２’ ｌ ）
カＦｉｉｊ点ｔ４ 后、信号域圧４１８１及び８２間に
電圧ｖ１及ｃ）Ｖ、ノ差ΔＶ （−ＩＴ、−Ｖ２１ ＞
ヨリ増１１１れたものとして得られるもので、その動
作を述べれば、次の通りである。
即ち先ず時点ｔ１及び電、関に於てパルスφ。
及びり、によりトランジスタ回路ＤＭ２及びＰＭ２のト
ランジスタＱ１’ψ及びＱｌｅがオンし、回路ＤＭ２及
びＰＭ２のｉＩＩ！続中点Ｎ５が、トランジスタＱＩＯ
及びＣ１１間にばらつきがない−のとした場合、電源、
＠ｔ、１及びも２関の電圧の１７２の値に略々等しい電
圧ＢＷ１６ｔＬプ１チャージされ、又時点ｔ！及びＣ４
関に於てパルスφＰ２によりトランジスタＱ１０がオン
を保ち、ｗ：ｋＭ中点Ｎ５がｍ源鱒Ｌ１の電位１１と略
々等しい電位１．、’、 Ｅプリチャージされる。
ランジスタＱ１’ψ及びＱｌｅがオンし、回路ＤＭ２及
びＰＭ２のｉＩＩ！続中点Ｎ５が、トランジスタＱＩＯ
及びＣ１１間にばらつきがない−のとした場合、電源、
＠ｔ、１及びも２関の電圧の１７２の値に略々等しい電
圧ＢＷ１６ｔＬプ１チャージされ、又時点ｔ！及びＣ４
関に於てパルスφＰ２によりトランジスタＱ１０がオン
を保ち、ｗ：ｋＭ中点Ｎ５がｍ源鱒Ｌ１の電位１１と略
々等しい電位１．、’、 Ｅプリチャージされる。
次に時点１．及びｔ、Ｅ＃てパルスφＰＩ Ｅよりト
ランジスタ回路ＰＭＩのトランジスタｑｓ−Ｑ５がオン
し、接続中点Ｎ１及びＮ２が電臘線Ｌ１の電圧１．と略
々等しい電位”Ｍｌ及びｌｌｖ！にプリチャージされる
と共に、トランジスタＱ１及びＣ２がオンし、ＩＩ！Ｉ
ｌ！中点Ｎ５及びＮ４が１１１！！１にて麹述せるトラ
ンジスタＱｌｌびＣ２の閾値電圧に応じた電位”Ｎ３及
び”Ｎ４にプリチャージされる。
ランジスタ回路ＰＭＩのトランジスタｑｓ−Ｑ５がオン
し、接続中点Ｎ１及びＮ２が電臘線Ｌ１の電圧１．と略
々等しい電位”Ｍｌ及びｌｌｖ！にプリチャージされる
と共に、トランジスタＱ１及びＣ２がオンし、ＩＩ！Ｉ
ｌ！中点Ｎ５及びＮ４が１１１！！１にて麹述せるトラ
ンジスタＱｌｌびＣ２の閾値電圧に応じた電位”Ｎ３及
び”Ｎ４にプリチャージされる。
次に時点ｔ、及び１４間に於て信号電圧゛ｖ、及びｖ２
が接続中点Ｎ１及びＮ２に与えられる。然る后時点
を４后、第１！１の場合と同様に、駆動用パルスφＤに
よりトランジスタ回ＭＤＭ１のトランジスタＱ６〜Ｑ？
がオンし、トランジスタＱ１及びＣ２のソースが電源線
Ｌ２の電圧ｇ２（−０） になり、トランジスタＱ１
及びＣ２がフリップ７Ｗッグ回路として動作し、接続中
点Ｎ１及びＮ２が電圧Ｖ、及びｖ２に応じた電圧Ｖ、／
及びｖ２′になり、そして信号ｓｓｉ及び８２間に第１
図の場合と同様ｉｔ圧Ｖ、／及びｖ２′（’） 差Δｖ
’ （−１Ｖｌ’ Ｖ２’ ｌ ） ＠、を圧Ｖ、
及ヒｖ２の差ΔＶ （ＩＴ、−Ｖ２１ ）より増幅され
たものとして得られるものである。
が接続中点Ｎ１及びＮ２に与えられる。然る后時点
を４后、第１！１の場合と同様に、駆動用パルスφＤに
よりトランジスタ回ＭＤＭ１のトランジスタＱ６〜Ｑ？
がオンし、トランジスタＱ１及びＣ２のソースが電源線
Ｌ２の電圧ｇ２（−０） になり、トランジスタＱ１
及びＣ２がフリップ７Ｗッグ回路として動作し、接続中
点Ｎ１及びＮ２が電圧Ｖ、及びｖ２に応じた電圧Ｖ、／
及びｖ２′になり、そして信号ｓｓｉ及び８２間に第１
図の場合と同様ｉｔ圧Ｖ、／及びｖ２′（’） 差Δｖ
’ （−１Ｖｌ’ Ｖ２’ ｌ ） ＠、を圧Ｖ、
及ヒｖ２の差ΔＶ （ＩＴ、−Ｖ２１ ）より増幅され
たものとして得られるものである。
但しこの場合時点ｔ４よりパルスφ。によりトランジス
タ回路ＤＭ２のトランジスタＱ１１がオンとなるので、
接続中点Ｎ５及びＮ４の電位が容量素子０１及びＣ２を
介してトランジスタＱ６〜Ｑ９が時点ｔ４后オンするに
先立ち電源線Ｌ２の電位１２（−０）側に低下して、ト
ランジスタＱ１及びＱ２がアリツブフロップ回路として
動作するもので′ある。
タ回路ＤＭ２のトランジスタＱ１１がオンとなるので、
接続中点Ｎ５及びＮ４の電位が容量素子０１及びＣ２を
介してトランジスタＱ６〜Ｑ９が時点ｔ４后オンするに
先立ち電源線Ｌ２の電位１２（−０）側に低下して、ト
ランジスタＱ１及びＱ２がアリツブフロップ回路として
動作するもので′ある。
又嬉５図に示す本発明による信号電圧検出回路によれば
、時点ｔ、 １％ ｔ、関に於て、嬉１図の場合と同様
に、接続中点ＮＳ及びＮ４が、前述せる如（トランジス
タＱ１及びＱ２の閾値電圧に応じた電圧ｌ！□及び−４
に１リチヤージされるので、第１図の場合と岡嫌にトラ
ンジスタＱ１及び９２間に閾値電圧の不平衡があっても
、それが影響が殆んどないものである。
、時点ｔ、 １％ ｔ、関に於て、嬉１図の場合と同様
に、接続中点ＮＳ及びＮ４が、前述せる如（トランジス
タＱ１及びＱ２の閾値電圧に応じた電圧ｌ！□及び−４
に１リチヤージされるので、第１図の場合と岡嫌にトラ
ンジスタＱ１及び９２間に閾値電圧の不平衡があっても
、それが影響が殆んどないものである。
然し乍ら嬉５図に示す本発明による信号電圧検出回路の
場合、トランジスタＱ１及びＱ２が、上述せる如（時点
ｔ、ｌ ）ランシスター路ＤＭＩのトランジスタＱ６
〜Ｑ？がオｙとなって７リツグフーツグＳ＊として動作
するに先立ち、トシンジスｐＦＨＡ路ＤＭ２のトランジ
スタＱｌｌがオｙとなってアリツブフロップ回路として
動作し、そしてこの場合容量素子０１及びＣ２を接続中
点Ｎ５及びＮ４に関する浮遊容量に比し十分大なる値と
し置けば、接続中点Ｎ５及びＮ４の電位が互に平衡を保
って低下するので、トランジスタＱ６及び９７間に利得
定数の不平衡を有していて−、トランジスタＱ Ｉ Ｊ
［ｊｌＱ２がフリップフ■ツブー路として動作する初期
に於て、トランジスタＱ６及び９７間の利得定数の不平
衡に影響されることなしに正常に動作するものである。
場合、トランジスタＱ１及びＱ２が、上述せる如（時点
ｔ、ｌ ）ランシスター路ＤＭＩのトランジスタＱ６
〜Ｑ？がオｙとなって７リツグフーツグＳ＊として動作
するに先立ち、トシンジスｐＦＨＡ路ＤＭ２のトランジ
スタＱｌｌがオｙとなってアリツブフロップ回路として
動作し、そしてこの場合容量素子０１及びＣ２を接続中
点Ｎ５及びＮ４に関する浮遊容量に比し十分大なる値と
し置けば、接続中点Ｎ５及びＮ４の電位が互に平衡を保
って低下するので、トランジスタＱ６及び９７間に利得
定数の不平衡を有していて−、トランジスタＱ Ｉ Ｊ
［ｊｌＱ２がフリップフ■ツブー路として動作する初期
に於て、トランジスタＱ６及び９７間の利得定数の不平
衡に影響されることなしに正常に動作するものである。
従ってトランジスタＱ６及び９７間に利得定数の不平衡
がある場合でも、電圧Ｖ、及びｖ２を、それ等の差ΔＶ
（−１Ｖ、−Ｖ、 Ｉ）が十分小であっても、正常に
検出し得る大なる特徴を有するものである。
がある場合でも、電圧Ｖ、及びｖ２を、それ等の差ΔＶ
（−１Ｖ、−Ｖ、 Ｉ）が十分小であっても、正常に
検出し得る大なる特徴を有するものである。
次に第５＃Ａを伴なって本願第２番目の発明に係る信号
電圧検出回路の一例を述べるに１第５図との対応部分に
は同一符号を附して詳細説明はこれを省略するも、第３
図にて上述せる構成に於て、容量素子０１及び０２のプ
リチャージ用ＭＩ８）ランシスタｌｌｌｌＰＭ２及び駆
動用ＭＩＳトランジスタ（ロ）路ＤＭ２１１が、第３の
容量素子Ｃ５と、上述せるプリチャージ用′クロックパ
ルスφ 及びり、とは異なる第３のグリチ１ ヤージ用クロツタパルスφｐｌにて制御される第５のプ
リチャージ用ＭＩ８）ランジメタ１路ＰＭ５とをそれ轡
の順に通じて電源、ｌ１Ｌ１に接続され且答量素子０５
と上述せる駆動用！ロックパルスリ にて制御される馬
５の駆動用ＭＩ８トランジスタ回路ＤＭ５とをそれ勢の
願に通じて電源線Ｌ２に接続されてなることを除いては
第５−の場合と同様の構成を有する。但しこの場合ＭＩ
８）ランシスター路ＰＭ５は１ ドレインを電＠ＪＩＬ
１に、ソースを容量素子０３に接続せるＭｌＢ）ランシ
スタＱ１２を有し、そのゲートにプリチャージ用パルス
φ２．が供給される様になされている。又ＭＩ８）ラン
シスター路ＤＭ３は、ドレインを容量素子Ｃ３に、ソー
スを電源線Ｌ２に接続せるＭＩＳトランジスシス１３を
有し、そのゲートに駆動用パルスφ。
電圧検出回路の一例を述べるに１第５図との対応部分に
は同一符号を附して詳細説明はこれを省略するも、第３
図にて上述せる構成に於て、容量素子０１及び０２のプ
リチャージ用ＭＩ８）ランシスタｌｌｌｌＰＭ２及び駆
動用ＭＩＳトランジスタ（ロ）路ＤＭ２１１が、第３の
容量素子Ｃ５と、上述せるプリチャージ用′クロックパ
ルスφ 及びり、とは異なる第３のグリチ１ ヤージ用クロツタパルスφｐｌにて制御される第５のプ
リチャージ用ＭＩ８）ランジメタ１路ＰＭ５とをそれ轡
の順に通じて電源、ｌ１Ｌ１に接続され且答量素子０５
と上述せる駆動用！ロックパルスリ にて制御される馬
５の駆動用ＭＩ８トランジスタ回路ＤＭ５とをそれ勢の
願に通じて電源線Ｌ２に接続されてなることを除いては
第５−の場合と同様の構成を有する。但しこの場合ＭＩ
８）ランシスター路ＰＭ５は１ ドレインを電＠ＪＩＬ
１に、ソースを容量素子０３に接続せるＭｌＢ）ランシ
スタＱ１２を有し、そのゲートにプリチャージ用パルス
φ２．が供給される様になされている。又ＭＩ８）ラン
シスター路ＤＭ３は、ドレインを容量素子Ｃ３に、ソー
スを電源線Ｌ２に接続せるＭＩＳトランジスシス１３を
有し、そのゲートに駆動用パルスφ。
が供給される様になされている。
以上が本願第２＃ｒ目の発明に係る信号構出回路の一例
構成であるが、斯る構成によれば、プリチャージ用パル
スφ２．を第６ＮＡに示す如く第４図Ａの場合と同様に
時点ｔ５及び１５間で２値表示で「１」をとるものとし
て、又プリチャージ用パルスφ、２を第６図Ｂに示す如
く第４図Ｂの場合とＦｅＩＵ様に時点ｔ、及び時点ｔ４
との闇で２値表示で「１」をとるものとして、東にプリ
チャージ用パルスφＰｉを第６図０に示す如く、時点ｔ
４后時点ｔ、前の時点ｔ２ と時点ｔ′ｌｌ 后の時
点ｔ６ 前の時点ｔｉ との閾で２蝋表示「１」をと
るものとして、尚更に駆動用パルスφゎを、第６図りに
示す如＜、８４図０の楊曾と同様に、時点ｔ、后時点１
． 前の時点ｔ２ と時点ｔ５ 后の時点ｔ６
との間で２値表示て「０」をとるものとし、そして第
５図の場合と同様に時点ｔ５及びｔ６ 間で、信号電
圧１ｌＩ８１及びＳ２に信号電圧■、及びＶ、を与え蜆
ば、第１図の場合と同様に、それ等電圧ｖ１及びｖ２が
それ等に応じた電圧Ｖ；及びＶ；として検出されて、そ
れ等電圧Ｖ（及び■；の差Δ■′が時点ｔ６ 右信号電
圧−８１及び８２閏に得られるもので、その動作を次の
通りである。
構成であるが、斯る構成によれば、プリチャージ用パル
スφ２．を第６ＮＡに示す如く第４図Ａの場合と同様に
時点ｔ５及び１５間で２値表示で「１」をとるものとし
て、又プリチャージ用パルスφ、２を第６図Ｂに示す如
く第４図Ｂの場合とＦｅＩＵ様に時点ｔ、及び時点ｔ４
との闇で２値表示で「１」をとるものとして、東にプリ
チャージ用パルスφＰｉを第６図０に示す如く、時点ｔ
４后時点ｔ、前の時点ｔ２ と時点ｔ′ｌｌ 后の時
点ｔ６ 前の時点ｔｉ との閾で２蝋表示「１」をと
るものとして、尚更に駆動用パルスφゎを、第６図りに
示す如＜、８４図０の楊曾と同様に、時点ｔ、后時点１
． 前の時点ｔ２ と時点ｔ５ 后の時点ｔ６
との間で２値表示て「０」をとるものとし、そして第
５図の場合と同様に時点ｔ５及びｔ６ 間で、信号電
圧１ｌＩ８１及びＳ２に信号電圧■、及びＶ、を与え蜆
ば、第１図の場合と同様に、それ等電圧ｖ１及びｖ２が
それ等に応じた電圧Ｖ；及びＶ；として検出されて、そ
れ等電圧Ｖ（及び■；の差Δ■′が時点ｔ６ 右信号電
圧−８１及び８２閏に得られるもので、その動作を次の
通りである。
卸ち、ｓ１５図の場合の動作に於て、時点ｔ４及びｔ６
間に於ける時点弓及びｔτ関に於て、７’ ＩＪ
ｆ ’ｒ−ジ用パルスφＦ、により、トランジスタ回路
ＰＭｓのトランジスタＱ１２がオンし、この為トランジ
スタ回路ＦＭＳ及びＤＭＡの接続中点Ｎ６が、電源線Ｌ
１の電位Ｅ、と略々等しい電位ｌｉ！Ｎ４にプリチャー
ジされ、これにより接続中点Ｎ５及びＮ４のＩＥ位が容
量素子０３と容量素子０１及び０２とを介して等しく電
位ｇ１トランジスタＱ１及びＱ２がオフし、トランジス
タＱ１及びＱ２を介しての接続中点Ｎ３及びＮ４のプリ
チャージが停止することを除いては、第５図の場合と同
様の動作をなすものである〇従って第５図に示す信号電
圧検出回路の場合、第３図にて上述せる信号電圧検出回
路の場合と同様に、トランジスタＱ１及びＱ２闇に閾値
電圧の不平衡があっても、又トランジスタ（ロ）路ＤＭ
ＩのトランジスタＱ６及び９７間に利得定数の不平衡が
あっても、それの影響なしに信号電圧■１及びｖ２を検
出し得るものである。
間に於ける時点弓及びｔτ関に於て、７’ ＩＪ
ｆ ’ｒ−ジ用パルスφＦ、により、トランジスタ回路
ＰＭｓのトランジスタＱ１２がオンし、この為トランジ
スタ回路ＦＭＳ及びＤＭＡの接続中点Ｎ６が、電源線Ｌ
１の電位Ｅ、と略々等しい電位ｌｉ！Ｎ４にプリチャー
ジされ、これにより接続中点Ｎ５及びＮ４のＩＥ位が容
量素子０３と容量素子０１及び０２とを介して等しく電
位ｇ１トランジスタＱ１及びＱ２がオフし、トランジス
タＱ１及びＱ２を介しての接続中点Ｎ３及びＮ４のプリ
チャージが停止することを除いては、第５図の場合と同
様の動作をなすものである〇従って第５図に示す信号電
圧検出回路の場合、第３図にて上述せる信号電圧検出回
路の場合と同様に、トランジスタＱ１及びＱ２闇に閾値
電圧の不平衡があっても、又トランジスタ（ロ）路ＤＭ
ＩのトランジスタＱ６及び９７間に利得定数の不平衡が
あっても、それの影響なしに信号電圧■１及びｖ２を検
出し得るものである。
然し乍ら第５図に示す本発明による信号電圧検出回路の
場合、上述せる如＜、トランジスタＱ１及びＱ２を介し
ての接続中点Ｎ６及びＮ４のプリチャージが、接続中点
Ｎ５及びＮ４の電位が容量素子０５と容量素子０１及び
０２とを介して上昇−することにより停止する様になさ
れているので、トランジスタＱ１及び９２間に利得定数
の不平衡がある場合でも、電圧■、及び■２ を、それ
等の差ノＶが十分小であっても正常に検出し得る大なる
特徴を有するものである。
場合、上述せる如＜、トランジスタＱ１及びＱ２を介し
ての接続中点Ｎ６及びＮ４のプリチャージが、接続中点
Ｎ５及びＮ４の電位が容量素子０５と容量素子０１及び
０２とを介して上昇−することにより停止する様になさ
れているので、トランジスタＱ１及び９２間に利得定数
の不平衡がある場合でも、電圧■、及び■２ を、それ
等の差ノＶが十分小であっても正常に検出し得る大なる
特徴を有するものである。
次に第７図を伴なって、本発明の第５書目の発明に係る
信号電圧検出回路の一例を述べるに、第５図との対応部
分には同一符号を附して詳細説明はこれを省略するも、
第５図にて上述せる構成に於て、その容量素子０５が省
略され、然し乍ら、トランジスタＱ１のソースが＠４の
容量素子０４とプリチャージ用ＭＩ８）ランジスタ紬路
ＦＭＳとをそれ等の願に通じて電ｇ＊Ｌ１に接続され且
容量素子０４と駆−用トランジスタ回１１ＤＭ５とをそ
れ等の願に遍じて電―線Ｌ２に接続され、又トランジス
タＱ２のソースが、第５の容量素子０５と、プリチャー
ジ用トランジスター路ＰＭｓとをそれ等の顔に通じて電
ｌ＃Ｉ縁Ｌ１に接続され且容量素子０５と駆動用トラン
ジスター路ＤＭＡとをそれ勢のＭＩＣＡじて電−＠Ｌ２
にＩＩｍされていることを除いては、第５図の場合と同
様の構成を有する。
信号電圧検出回路の一例を述べるに、第５図との対応部
分には同一符号を附して詳細説明はこれを省略するも、
第５図にて上述せる構成に於て、その容量素子０５が省
略され、然し乍ら、トランジスタＱ１のソースが＠４の
容量素子０４とプリチャージ用ＭＩ８）ランジスタ紬路
ＦＭＳとをそれ等の願に通じて電ｇ＊Ｌ１に接続され且
容量素子０４と駆−用トランジスタ回１１ＤＭ５とをそ
れ等の願に遍じて電―線Ｌ２に接続され、又トランジス
タＱ２のソースが、第５の容量素子０５と、プリチャー
ジ用トランジスター路ＰＭｓとをそれ等の顔に通じて電
ｌ＃Ｉ縁Ｌ１に接続され且容量素子０５と駆動用トラン
ジスター路ＤＭＡとをそれ勢のＭＩＣＡじて電−＠Ｌ２
にＩＩｍされていることを除いては、第５図の場合と同
様の構成を有する。
以上が本願第１１の発明に係る信号電圧検出回路の一例
構成であるが、斯る構成によれば、それが上述せる事項
を除いては第５１の場合と同様の構成を有するので、詳
ｍ説明はこれを鳴略するも、第５図の説明に於て、′６
蓋累子Ｃ３を容量素子０４及び０５と読替えた態様を以
って、第５図の場合と１ＷＩＩｌの優れた作用効果が得
られるものである。
構成であるが、斯る構成によれば、それが上述せる事項
を除いては第５１の場合と同様の構成を有するので、詳
ｍ説明はこれを鳴略するも、第５図の説明に於て、′６
蓋累子Ｃ３を容量素子０４及び０５と読替えた態様を以
って、第５図の場合と１ＷＩＩｌの優れた作用効果が得
られるものである。
尚上述に於ては、本ｍ第１、第２及び第６番 □目の発
明の夫々につき１つの夾抛例を示したに貿まり、本発明
の楕神を脱することなしに檜々の変型変吏をなし得るで
あろう。
明の夫々につき１つの夾抛例を示したに貿まり、本発明
の楕神を脱することなしに檜々の変型変吏をなし得るで
あろう。
第１１は従来の信号電圧検出回路を示す接続図、第２−
はその動作の説明に供するクロックパルスの波形図、第
′５ａ！Ｊは本発明の第１１１目の発明による信号電圧
検出回路の一例を示す接続図、第４図はその動作の発明
に供するクロックパルスの波形図、第５区は本願第２番
目の発明による信号電圧検出囲路の一例を示す接続図、
第６図はその動作の説明に供するクロックパルスの波形
図、第７１は本願第６釜白の発明による信号電圧検出回
路の一例を示す接続図である。 図中、Ｑ１〜Ｑ１′５はＭＩ８１ランジスタ、ＰＭ１〜
ＰＭ３はプリチャージ用ＭＩ８トランジスタ回路、ＤＭ
Ｉ〜ＤＭ３は駆動用ＭＩ８１−ランジスタシス、Ｌｌ及
びＬ２は電源線、８１及びＳ２は信号電圧線、０１〜Ｃ
５は容量素子を夫々示す。 出願人 日本電信電話公社 第２図 ｔ、 ｔ２ｔ３ ｔ４ 第６図
はその動作の説明に供するクロックパルスの波形図、第
′５ａ！Ｊは本発明の第１１１目の発明による信号電圧
検出回路の一例を示す接続図、第４図はその動作の発明
に供するクロックパルスの波形図、第５区は本願第２番
目の発明による信号電圧検出囲路の一例を示す接続図、
第６図はその動作の説明に供するクロックパルスの波形
図、第７１は本願第６釜白の発明による信号電圧検出回
路の一例を示す接続図である。 図中、Ｑ１〜Ｑ１′５はＭＩ８１ランジスタ、ＰＭ１〜
ＰＭ３はプリチャージ用ＭＩ８トランジスタ回路、ＤＭ
Ｉ〜ＤＭ３は駆動用ＭＩ８１−ランジスタシス、Ｌｌ及
びＬ２は電源線、８１及びＳ２は信号電圧線、０１〜Ｃ
５は容量素子を夫々示す。 出願人 日本電信電話公社 第２図 ｔ、 ｔ２ｔ３ ｔ４ 第６図
Claims (1)
- 【特許請求の範囲】 １、 第１及び第２のＭＩＪＩ）ランシスタを有し、上
記１１１Ａび第２のＭＩａ）うνシスタのドレインが＄
１１１のプリチャージ用り謬ツクパルスにて１ＩＱＩｌ
ｌＩされる第１のプ、ダチャージ眉ＭＩ８トラン５）ｘ
１回路を通じて第１の電１［＃ＥＩｌ続され、上記第１
及び第２のＭＩ８）うｙシスタのダートが上記第２及び
第１のＭＩ Ｊｉ ）ランジス−のド四ンに夫々接続さ
れ、上記第１及び［２のＭＩ８）？）’シスタのソース
が駆動用ターツクパルスにて制御される嬉１の駆動用Ｍ
Ｉ８）ランジス−回路を通じて第２の電源ＩｊＡに接続
され、上記第１のＭＩａ）ランシスタのドレイン及び上
記第２のＭＩＤ）ランシスタのダートの接続中点より諺
１の信号電圧ｌＩＩが、上装置１１２のＭＩ８）ランジ
スＩのドレイνｌび上記第１のＭＩ８）ツｙシスタのゲ
ートの接続中点より第２の信号電圧線が導出されてなる
信号電圧検出回路に於て、上記第１のＭＩ８）ランシス
タのソースが、第１の容量素子と上記第１のプリチャー
ジ用りｐツクパルスとは異なる第２のプリチャージ用り
資ツクＡルスにて制御される第２のプリチャージ用ＭＩ
！！Ｉ）ランシスタ回路とをそれ等のｌａに通じて上記
第１の電源線に接続され且上紀第１の容量素子と上記駆
動用クロックパルスにて制御される總２の駆動用ＭＩ８
トランジスタ回路とをそれ等の順に通じて上記第２のｔ
源線に接続され、 上記第２のＭＩ８）ランシスタのソースが、第２の容量
素子と上記第２のプリチャージ用ＭＩ８）フンシスター
路とをそれ等の拳に通じて上記Ｉ１１の電源１Ｉｌｌ！
ｃ接続され且上紀第２の容量素子と上記第２の駆動用Ｍ
Ｉ８）ランジス１回路とをそれ轡の順に通じて上記第２
の１ｌｌｔ源＃に接続されてなる事をｑ＃黴とする信号
電圧検出回路。 ２、 第１及び慕２のＭＩ８）ランシスタを有し、上記
第１及び第２のＭＩ８）テンシスタのドレインが第１の
グリチャージ用クロックパルスにて制御される第１のプ
リチャージｊ１ＭＩ８トラＶジスタ回路を通じて第１の
電源−に接続され、上記１１１及び諺２のＭＩ８）テｙ
シスタのゲートが上記第２及び第１のＭＩＳ）ランシス
タのドレイｙＥ夫々螢絖され、上記第１及び第２のＭＩ
８ ）ランシスタのソースが駆動用クロックパルスに
て制御される第１の駆動用ＭＩ８）ランシスタ回路を通
じて第２の電源縁に接続され、上記第１のＭＩ８）ラン
シスタのドレイン及び上記第２のＭＩ８トランジスタの
ゲートの接続中点よりＩｌｌの信号電圧線が、上記第２
のＭＩ８）うｙシスタのドレイン及び上記第１のＭＩｇ
）テｙシスタのゲートの接続中点より＄１１２の信号電
圧線が導出されてなる信号電圧検出＠＊に於て、上記［
１のＭＩ８）ツｙシスタのソースが、第１の容量素子と
上記第１のプリチャージ用クロックパルスとは異なる第
２のグリチャージ用クロックパルスにてＩｌｌ ＃され
る第２のプリチャージ用ＭＩ８）ランシスタ回路とをそ
れ等の順に通じて上記ＩＩＩの電源線に接続され且上記
第１の容量素子と上記駆動用クロックパルスにて制御さ
れる第２の駆動用ＭＩ８トランジスタ回路とをそれ等の
順に通じて上記第２の電源線に接続され、 上記第２のＭＩ８）ランシスタのソースが、第２の容量
素子と上記第２のプリチャージ用ＭＩ８）フンシスター
路とをそれ等の順に通じて上記に１の電源ＩＩに接続さ
れ且上記第２の容量素子と上記第２の駆動用ＭＩ８）ラ
ンシスタ回路とをそれ等の順に通じて上記第２の電源縁
に接続され、 上記ｑ蓋素子の上記第２のプリチャ ージ用ＭＩ８）ランシスタ回路及び上記第２の駆動用Ｍ
Ｉ８）テンジスタ回路側が、＠５の容量素子と、上記第
１及び第２のプリチャージ用クロックパルスとは異なる
第５のグリチャージ用クロックパルスにて制御される第
５のプリチャージ用ＭＩ８）フンシスター路とをそれ等
の順に通じて上記第１の電源線に接続され且上記嬉Ｓの
容量素子と上記駆動用タロツクパルスにて制御される＃
１５の駆動用ＭＩｆ！ｉ）ランシスタ回路とをそれ等の
願に通じて上記第２の電源！Ｉに接続されてなる事を特
徴とする信号電圧検出回路。 ｉ ＩＩＩ及び第２のＭＩ８）うｙシスタを有し、上
記第１及び第２のＭＩｇ）ランシスタのドレイｙが第１
のプリチャージ用タロツクパルスにて制御される第１の
プゆチャージＭＩＭＩ＆トランジスタ回路を通じて第１
の電源１に接続され、上記第１及び第２のＭＩ８）うｙ
シスタのゲートが上記第２及び第１のＭＩ８）ランシス
タのドレインに夫々接続され、上記第１及び＠２のＭＩ
８）テンシスタのソースが駆動用り四ツクパルスにて制
御される第１の駆動用ＭＩ８）うｙシスタ回路を通じて
第２の電源縁に接続され、上記第１の鼠Ｉ８）う／シス
タのドレイン及び上記第２のＭＩ８トランジスタのゲー
トの接続中点より第１の信号電圧線が、上記第２のＭＩ
８）ランシスタのドレイン及び上記Ｉ１１のＭＩ８）ラ
ンシスタのゲートの接続中点より第２の信号電圧線が導
出されてなる信号電圧検出回路に於て、上記第１のＭＩ
８）ツンシスタのノースが、第１の容量素子と上記１１
１１１のプリチャージ用り四ツクパルスとは異なる第２
のグリチャージ用タロツクパルスにてｌｌｌ制御される
鱒２のプリチャージ用ＭＩ８）ランシスタ回路とをそれ
等の順に通じて上記第１のｉｌＥ源−に接続さｎ且上記
嬉１の容量素子と上記駆動用クロックパルスにて制御さ
れる＠２の駆動用ＭＩ８トランジスタ回路とをそれ等の
順に通じて上記第２の電源縁に接続され、 上記第２のＭＩ８）ツンシスタのソースが、第２の容量
素子と上記１１２のプリチャージ用ＭＩ８）ランシスタ
囲路とをそれ等のｌ１１ｍに通じて上記第１の電源＠Ｌ
接続され且上紀第２の容量素子と上記第２の駆−用Ｍｉ
ｓ）ランシスタ回路とをそれ等の順に通じて上記第２の
一１ＩｉＩＩＩｋＩＩ続され、 上記１１１１のＭＩ８）ランシスタのソースが第４の容
量素子と上記第１及び第２のプリチャージ用タロツクパ
ルスとは異なるＩＪＩＥｓのプリチャージ用クロックパ
ルスにて制御される第５の１９チヤ一ジ用ＭＩ８）ツノ
シスタ回路とをそれ等の順に通じて上記第１の電源線に
接続され且上記第４の容量素子と上記駆動用り謬ツクパ
ルスにて制御される第５の駆動用ＭＩ８）ランシスタ回
路とをそれ郷の順に通じて上記１１Ｅ２の電源線に接続
され、上記第２のＭＩ８）ツｙシスタのブースが第５の
容量素子と上記＃Ｉ５のプリチャージ用ＭＩ８）ランシ
スタ回路とをそれ轡の願に通じて上記第１の電源−Ｋｍ
続され且上記−５の容量素子と上記ｗｉ、ｓの駆動用Ｍ
Ｉ８）ランシスタ回路とをそれ譬のＭＥ通じて上記第２
の電源＃Ｅ１１続されてなる事を特徴とする信号電圧検
出！ｌ絡。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171552A JPS5873225A (ja) | 1981-10-27 | 1981-10-27 | 信号電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171552A JPS5873225A (ja) | 1981-10-27 | 1981-10-27 | 信号電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873225A true JPS5873225A (ja) | 1983-05-02 |
| JPS6365170B2 JPS6365170B2 (ja) | 1988-12-14 |
Family
ID=15925240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171552A Granted JPS5873225A (ja) | 1981-10-27 | 1981-10-27 | 信号電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222194A (ja) * | 1990-01-25 | 1991-10-01 | Nec Corp | Ｍｏｓ型差動増幅回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124929A (en) * | 1977-04-07 | 1978-10-31 | Nec Corp | Sensing circuit |
| JPS5538700A (en) * | 1978-09-07 | 1980-03-18 | Siemens Ag | Accumulationnpossible dynamic current source for elements constructing semiconductor device |
-
1981
- 1981-10-27 JP JP56171552A patent/JPS5873225A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124929A (en) * | 1977-04-07 | 1978-10-31 | Nec Corp | Sensing circuit |
| JPS5538700A (en) * | 1978-09-07 | 1980-03-18 | Siemens Ag | Accumulationnpossible dynamic current source for elements constructing semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222194A (ja) * | 1990-01-25 | 1991-10-01 | Nec Corp | Ｍｏｓ型差動増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365170B2 (ja) | 1988-12-14 |
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