JPS5874083A - Ｍｉｓ集積回路とその製造方法 - Google Patents
Ｍｉｓ集積回路とその製造方法Info
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- JPS5874083A JPS5874083A JP56172334A JP17233481A JPS5874083A JP S5874083 A JPS5874083 A JP S5874083A JP 56172334 A JP56172334 A JP 56172334A JP 17233481 A JP17233481 A JP 17233481A JP S5874083 A JPS5874083 A JP S5874083A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、同一チップ上にチャンネル領域の不純物密度
の異なる２種以上の南部Ｗｌ型チャンネルをもつ絶縁ゲ
ート（Ｍ工ｓ）トランジスタを積載するＭ工Ｓ集積回路
及びその製造方法に係わり、特に（ロ）−チップ上に相
補型Ｍより（ＣＭ工ｓ）ドラバ。
の異なる２種以上の南部Ｗｌ型チャンネルをもつ絶縁ゲ
ート（Ｍ工ｓ）トランジスタを積載するＭ工Ｓ集積回路
及びその製造方法に係わり、特に（ロ）−チップ上に相
補型Ｍより（ＣＭ工ｓ）ドラバ。
ンジスタとＭ工Ｓ静電誘導トランジスタ（ε工Ｔ）會搭
載したＭ工８１集積回路の構造と製造方法に関己、１′
： するものでおる。、。
載したＭ工８１集積回路の構造と製造方法に関己、１′
： するものでおる。、。
Ｍ工Ｓ％にＭＯ８集積回路は設計が容易で、製造工程も
安定してきたため近年益々その需要度を高めつつめる。
安定してきたため近年益々その需要度を高めつつめる。
中でもＣＭＱＳは、低速や直流動作時の消費電力が少な
いため時計用、携帯用電卓等に主に用いられている。高
速動作においては、バイポーラ−トランジスタｌ０ＶＣ
−歩ゆすっている現状でるるが、＊＝：：近パンチスル
ーＭＱ８またはｂｙ ｏ ｓ ｓ工Ｔの出現により高速
動作及び消費電力の点で改善されてきている。そのため
、高速及び低速において優れた性能を有し、かつ低消費
電力のＩＣの出現に、ＴＣの機能増大、最適設計された
回路を得る上で非常なメリットとなる０本発明け。
いため時計用、携帯用電卓等に主に用いられている。高
速動作においては、バイポーラ−トランジスタｌ０ＶＣ
−歩ゆすっている現状でるるが、＊＝：：近パンチスル
ーＭＱ８またはｂｙ ｏ ｓ ｓ工Ｔの出現により高速
動作及び消費電力の点で改善されてきている。そのため
、高速及び低速において優れた性能を有し、かつ低消費
電力のＩＣの出現に、ＴＣの機能増大、最適設計された
回路を得る上で非常なメリットとなる０本発明け。
その様な要望を腎、ｆｃすべ（なされたものであり、通
常のＭＯＢ）ランジスタとＭＯＢ・８１Ｔを同一チップ
上に簡単な工程で混載できる構造及び製造方法ｆ、！！
！供するものでめる。ＭＯＢ・８工Ｔ［！常のＭＯＢ
）ランジスタ（ＭＯ８？ ）に比し、ゲート長を短かく
して、ソースとドレインの間を空乏層化してソース前面
に電位障壁をつくることで動作可能でるるか、Ｍ Ｏ８
ＴとＭＯ８日工Ｔ１−同一のデザインルールで作る一合
にはむしろチャンネル領域の不純物密度を８．ＩＴ＠で
低くする方が容易である。そのため、高抵抗基板にＭＯ
Ｂ・８Ｉテを、ウェル内にＭＯ日丁管形成すればよいこ
とＫなるが、高抵抗基板を用いることは衆子関の分離不
完全が生じやすく、吃しくは分離用平面距離を充分とら
ねばならない。普ｔ％例えばｎ型基板中のＰウェルにＭ
ＯＢ−８工Ｔｉ組み込む場合、ウェルの密度を基板より
低くすることは一般的に園難であるし、ランチアップも
生じやすい欠点がめる。
常のＭＯＢ）ランジスタとＭＯＢ・８１Ｔを同一チップ
上に簡単な工程で混載できる構造及び製造方法ｆ、！！
！供するものでめる。ＭＯＢ・８工Ｔ［！常のＭＯＢ
）ランジスタ（ＭＯ８？ ）に比し、ゲート長を短かく
して、ソースとドレインの間を空乏層化してソース前面
に電位障壁をつくることで動作可能でるるか、Ｍ Ｏ８
ＴとＭＯ８日工Ｔ１−同一のデザインルールで作る一合
にはむしろチャンネル領域の不純物密度を８．ＩＴ＠で
低くする方が容易である。そのため、高抵抗基板にＭＯ
Ｂ・８Ｉテを、ウェル内にＭＯ日丁管形成すればよいこ
とＫなるが、高抵抗基板を用いることは衆子関の分離不
完全が生じやすく、吃しくは分離用平面距離を充分とら
ねばならない。普ｔ％例えばｎ型基板中のＰウェルにＭ
ＯＢ−８工Ｔｉ組み込む場合、ウェルの密度を基板より
低くすることは一般的に園難であるし、ランチアップも
生じやすい欠点がめる。
本発明は士述の欠点に艦みなされたもので、通常のＭＯ
Ｂ丁が形成されるべき基板ｔたけウェル上のエピタキシ
ャル成長層［ＭＯＢ−８ＩＴ ｔ、一般的にはチャンネ
ル領域の不純物密度のより低いＭＯ８Ｔを形成するもの
でおる。加工性や後工程の処理のしやすさから、非単結
晶（非晶質もしくは多結晶）半導体薄膜を固相エピタキ
シャル成長（８ｏ２１ｄｐｈａｓａ 刊ｐｉｔａｘｇ略
してＳＰＦりした単結晶層を用いることがより望ましい
、以下に、本発明をさらに明らかにするため回動を用い
て説明する。
Ｂ丁が形成されるべき基板ｔたけウェル上のエピタキシ
ャル成長層［ＭＯＢ−８ＩＴ ｔ、一般的にはチャンネ
ル領域の不純物密度のより低いＭＯ８Ｔを形成するもの
でおる。加工性や後工程の処理のしやすさから、非単結
晶（非晶質もしくは多結晶）半導体薄膜を固相エピタキ
シャル成長（８ｏ２１ｄｐｈａｓａ 刊ｐｉｔａｘｇ略
してＳＰＦりした単結晶層を用いることがより望ましい
、以下に、本発明をさらに明らかにするため回動を用い
て説明する。
第１図（ａ） 〜（ａ） Ｋ ｌｄ、本発明によｈＭ’
１Ｂ集積回路の一部模式的断匍の工程概略図を示す、第
１図（ａ）＃ｃｎ ｓ ｎ ｆｆ１ｌｓ ｉ基板１０に
ポＨ：／ Ｆ） イ：ｔ ン注入及び拡散によってＰウ
ェル４ｔ−形成し大断面を示す、基板１０け通常（１０
０）面をもち不純物密度＃ｉ１０”〜１０７”ｍ −”
程ｆ、ｐウェル４Ｆｉ咲１１密１ｆ１０ＩＩ〜１０目
百°畠 で基板１０より通常高く、拡散深さ＃ｉ２〜１
０μｍ％度が選ばれる。第１−（ｂ）には、将来ｕ□５
ｓｘＴ１２設けるべき領域を開孔して、非単結晶（非晶
質または多結晶）ｓｉ博膜２４ｔ−堆積して不要部分を
除去した断匍ヲ示す。
１Ｂ集積回路の一部模式的断匍の工程概略図を示す、第
１図（ａ）＃ｃｎ ｓ ｎ ｆｆ１ｌｓ ｉ基板１０に
ポＨ：／ Ｆ） イ：ｔ ン注入及び拡散によってＰウ
ェル４ｔ−形成し大断面を示す、基板１０け通常（１０
０）面をもち不純物密度＃ｉ１０”〜１０７”ｍ −”
程ｆ、ｐウェル４Ｆｉ咲１１密１ｆ１０ＩＩ〜１０目
百°畠 で基板１０より通常高く、拡散深さ＃ｉ２〜１
０μｍ％度が選ばれる。第１−（ｂ）には、将来ｕ□５
ｓｘＴ１２設けるべき領域を開孔して、非単結晶（非晶
質または多結晶）ｓｉ博膜２４ｔ−堆積して不要部分を
除去した断匍ヲ示す。
第１図（１））の例では、全面際化膜エッチによってＰ
フェル４止金面に酸化膜５の開孔を設けているが、必要
部分のみ選択的に開孔してもよい、ま九。
フェル４止金面に酸化膜５の開孔を設けているが、必要
部分のみ選択的に開孔してもよい、ま九。
非単結晶８１ｉ１膜２４はプラズマＯＹＤ、クロー放電
、減圧ま喪は常圧ｃｖｎ 、蒸着轡で堆積されるが、轡
に多結晶の場合には粒径が小さいことが望ましく、発明
者らの実験におい減圧ＣＶＤで６５０℃以下の温度の堆
積条件が良好であった。薄ｊ［２４、：１ は不純物密閥にしてＰウニ゛ル４より低く、真性またＦ
ｉｎ 備もしくはｐｆｆｉ！ ｆ １０’ ”〜ｌ Ｏ
” ｃｍ−” テｌす、ａｌ！ｌ的な胛みｔｉ （Ｌ
２〜２ ＃ｆｆｉ ｒ＊ｔｃｓｔ工ｓ〕答易さからいっ
て１μｍ以下が望ましい、第１図（ｂ）の後、レーザ・
電子線等放射Ｉｗｔたは熱炉中で水素、・ｉ！素、ヘリ
ウム、アルゴン、真空井の非酸化性雰囲気で熱処理をし
、薄膜２４￥を固相エピタキシャル成長（ｓｐｇ ）で
単結晶層１１４とし、そのとき同時にＰウェル４がらの
拡散により単結晶＄１１４を不純物密度の低いｐ３すに
する。 １０１３０〜１２００℃で数１０分の熱処理で
充分である。このエピタキシャル成長は、気相ＯＶＤ法
、液相エピタキシャル法等も適用で゛きるが、オートド
ーピング表面の形状等の点からいってｓｐｇが望ましい
。
、減圧ま喪は常圧ｃｖｎ 、蒸着轡で堆積されるが、轡
に多結晶の場合には粒径が小さいことが望ましく、発明
者らの実験におい減圧ＣＶＤで６５０℃以下の温度の堆
積条件が良好であった。薄ｊ［２４、：１ は不純物密閥にしてＰウニ゛ル４より低く、真性またＦ
ｉｎ 備もしくはｐｆｆｉ！ ｆ １０’ ”〜ｌ Ｏ
” ｃｍ−” テｌす、ａｌ！ｌ的な胛みｔｉ （Ｌ
２〜２ ＃ｆｆｉ ｒ＊ｔｃｓｔ工ｓ〕答易さからいっ
て１μｍ以下が望ましい、第１図（ｂ）の後、レーザ・
電子線等放射Ｉｗｔたは熱炉中で水素、・ｉ！素、ヘリ
ウム、アルゴン、真空井の非酸化性雰囲気で熱処理をし
、薄膜２４￥を固相エピタキシャル成長（ｓｐｇ ）で
単結晶層１１４とし、そのとき同時にＰウェル４がらの
拡散により単結晶＄１１４を不純物密度の低いｐ３すに
する。 １０１３０〜１２００℃で数１０分の熱処理で
充分である。このエピタキシャル成長は、気相ＯＶＤ法
、液相エピタキシャル法等も適用で゛きるが、オートド
ーピング表面の形状等の点からいってｓｐｇが望ましい
。
また単結晶層１１４には、必要に応じ不純物を添加する
こと吃できる。その後、通常のＭＯ８７０セスによって
、第１図（ｅ）の様１ｃ Ｍ Ｏ８Ｔ Ｔｌ のｎソ
ース−ドレイン領域１１，１２、ＭＯ８Ｓ工Ｔ丁雪のｎ
ソースート火イン領埴１１１，１１２及びそれぞれのゲ
ー）１１化ｉ［’、１ ｓ、 １１ｓ ＠それぞれ
同時。ＪｉＳｌ、ゆっ７．−□１１４．工１．よってｙ
Ｑｓ’Ｊ”Ｉ’ｌをＰウェル４上に、ＭＯ８ｓ工ＴＴ意
Ｉｐウェル４上の単結晶層１１４ に形成する。
こと吃できる。その後、通常のＭＯ８７０セスによって
、第１図（ｅ）の様１ｃ Ｍ Ｏ８Ｔ Ｔｌ のｎソ
ース−ドレイン領域１１，１２、ＭＯ８Ｓ工Ｔ丁雪のｎ
ソースート火イン領埴１１１，１１２及びそれぞれのゲ
ー）１１化ｉ［’、１ ｓ、 １１ｓ ＠それぞれ
同時。ＪｉＳｌ、ゆっ７．−□１１４．工１．よってｙ
Ｑｓ’Ｊ”Ｉ’ｌをＰウェル４上に、ＭＯ８ｓ工ＴＴ意
Ｉｐウェル４上の単結晶層１１４ に形成する。
ＭＯ８ＴＴ、、ＭＯＳ・Ｂ！Ｔ丁諺はそれぞれソース電
極１，１０１、ドレイン電極２，１０２ 、ゲート電極
５，１０３ を有し、表面の平坦性Ｆｉぜいぜい１μｍ
以下であるので、加工上の問題Ｆｉはとんどない、ＭＯ
８８工Ｔ？、 のｐ型チャンネル領域１１４０下部に
不純物密度の相対的に高いＰウェル４がめるのでランチ
アップは生じＫくく、かつ素子間分離も従来のＭＯＳ並
に行なえる。
極１，１０１、ドレイン電極２，１０２ 、ゲート電極
５，１０３ を有し、表面の平坦性Ｆｉぜいぜい１μｍ
以下であるので、加工上の問題Ｆｉはとんどない、ＭＯ
８８工Ｔ？、 のｐ型チャンネル領域１１４０下部に
不純物密度の相対的に高いＰウェル４がめるのでランチ
アップは生じＫくく、かつ素子間分離も従来のＭＯＳ並
に行なえる。
以上、本発明のＰウェル中のｎチャンネルＭＯ８−Ｔ及
びＭＯ８８工Ｔについて説明し友が、ｎ基板中のＰチャ
ンネルについても同様に適用される。
びＭＯ８８工Ｔについて説明し友が、ｎ基板中のＰチャ
ンネルについても同様に適用される。
次ＩＣ％ ＣＭＱＢ−８工Ｔ と０Ｍ０８Ｔｔ含む集積
回路の製造方法について説明するがｓ ％ＫＭｏｓ・Ｂ
ＩＴ部のみの断面図で、第２図（ａ）〜（・）ｔ−用い
て詳述する。第２図（ａ）は、ｎ型基［１０ＫＰウエル
４を設け、その後酸化膜ＳＫＰウェル４上及び基板１０
の一部に開孔を設けた断面である０次に餉２図（′ｂ）
の如く、非単結晶層を堆積し、選択エッチの前、ま良は
後に８ｐｌＫよって浄化膜５の開孔上に結晶層１１４，
２１４を設ける。この際、単結晶化するのは、開孔上と
その周辺数μｍであり、際化膜５上は多結晶化するので
、この多結晶を残して配線の一部として用いることもで
き、第２図（ｂ）の例でも多結晶層１２４，２２４を残
している。
回路の製造方法について説明するがｓ ％ＫＭｏｓ・Ｂ
ＩＴ部のみの断面図で、第２図（ａ）〜（・）ｔ−用い
て詳述する。第２図（ａ）は、ｎ型基［１０ＫＰウエル
４を設け、その後酸化膜ＳＫＰウェル４上及び基板１０
の一部に開孔を設けた断面である０次に餉２図（′ｂ）
の如く、非単結晶層を堆積し、選択エッチの前、ま良は
後に８ｐｌＫよって浄化膜５の開孔上に結晶層１１４，
２１４を設ける。この際、単結晶化するのは、開孔上と
その周辺数μｍであり、際化膜５上は多結晶化するので
、この多結晶を残して配線の一部として用いることもで
き、第２図（ｂ）の例でも多結晶層１２４，２２４を残
している。
また、 ８ＰＩ！：は全面をｃｗレーザや電子線、熱炉
でアニールすることで行なえるが、レーザもしくけ電子
線による選択アニールも効果的である。第２図（０）で
は、選択拡散によってＰチャンネルＭＯＥＩ・８ＩＴＴ
４のＰ＋ソース・ドレイン領域２１１，２１ｉそれにつ
ながる多結晶層２２４、チャンネルカント部４０ｔ″形
成した断面を示し、図示してないがＰチャンネルＭＯ８
Ｔ の各飴蛾も同時に形成している。第２図（ｄ）で
Ｈ，ｎチャンネルＭＯ８−ＢＩＴ’ｈのれ＋ ソース・
ドレイン領ｊｌｌ）１１１．１１２、多結晶層１２４
、チャンネルカント部４１畳各領域を、ｎチャンネルＭ
Ｏ８Ｔと同時に設けた断面を示す。
でアニールすることで行なえるが、レーザもしくけ電子
線による選択アニールも効果的である。第２図（０）で
は、選択拡散によってＰチャンネルＭＯＥＩ・８ＩＴＴ
４のＰ＋ソース・ドレイン領域２１１，２１ｉそれにつ
ながる多結晶層２２４、チャンネルカント部４０ｔ″形
成した断面を示し、図示してないがＰチャンネルＭＯ８
Ｔ の各飴蛾も同時に形成している。第２図（ｄ）で
Ｈ，ｎチャンネルＭＯ８−ＢＩＴ’ｈのれ＋ ソース・
ドレイン領ｊｌｌ）１１１．１１２、多結晶層１２４
、チャンネルカント部４１畳各領域を、ｎチャンネルＭ
Ｏ８Ｔと同時に設けた断面を示す。
次に、ゲート際化膜成長コンタクト開孔、配線管行ない
、（７ＭＯ８−８工Ｔが完成し、同時にＣＭ−０８丁も
できあがる（第２図（ｅ））。第２図の例では、酸化膜
上の多結晶層を配線の一部、コンタクト形成領竣として
利用できるので寄生容量の低減も同時に行なえる利点が
める。
、（７ＭＯ８−８工Ｔが完成し、同時にＣＭ−０８丁も
できあがる（第２図（ｅ））。第２図の例では、酸化膜
上の多結晶層を配線の一部、コンタクト形成領竣として
利用できるので寄生容量の低減も同時に行なえる利点が
める。
以上の様に、本発明はＭ２Ｓ丁のチャンネル領域と同時
に形成された領域もしく＃ｉその延在した曽竣上の比敏
的薄い低不純物密度単結晶層内ＫＭＱ８・ＢＩＴ １に
形成するもので、ＭＯＳ・ＢＩＴのかわりに低チャンネ
ル領域密度のＭＯ８Ｔ ４同様でらる。また、主にｎ
型基板を用いる例會述べたが、Ｐ型基板にも適用される
のは当然であり、材料も８１に限られずＧａＡａ 尋
の池の材料にも適用できる。さらに、ゲー）１１極がＡ
１金鴎の場合だけでなく、８１ゲート、高触点金鶴のプ
ロセス、さらに、ＭＯＳだけでなく書化膜や他の絶縁膜
として用いたプロセスにも用いられることは明らかであ
る０本発明け、集積回路の多機能化、高性能化に極めて
効果あり、工業的に重要でるる。
に形成された領域もしく＃ｉその延在した曽竣上の比敏
的薄い低不純物密度単結晶層内ＫＭＱ８・ＢＩＴ １に
形成するもので、ＭＯＳ・ＢＩＴのかわりに低チャンネ
ル領域密度のＭＯ８Ｔ ４同様でらる。また、主にｎ
型基板を用いる例會述べたが、Ｐ型基板にも適用される
のは当然であり、材料も８１に限られずＧａＡａ 尋
の池の材料にも適用できる。さらに、ゲー）１１極がＡ
１金鴎の場合だけでなく、８１ゲート、高触点金鶴のプ
ロセス、さらに、ＭＯＳだけでなく書化膜や他の絶縁膜
として用いたプロセスにも用いられることは明らかであ
る０本発明け、集積回路の多機能化、高性能化に極めて
効果あり、工業的に重要でるる。
１
ｖＪ１＠（ａ）〜（Ｃ）！Ｉｉ本発明１ｃよるＭＯ８Ｔ
とＭＯＳ−８１Ｔ （Ｆ）混載した進積回路の工程を説
明するための断面図、 第２図（ａ）〜（ｅ）Ｆｉ本発明の他の製造工程例管説
明する大めのＣＭＱＢ・８工Ｔの各１稚断面図でるる。 Ｔ１・・・ｎチャンネルＭＱＢＴ。 Ｔ３・・・ｎチャンネルＭＯ８・８工Ｔ。 Ｔ４・ＰチャンネルＭ Ｑ Ｂ −Ｓ工Ｔ１１０・・・
ｎ型基板、 ４・・・Ｐウェル、１４．１１４，２
１４・・・チャンネル領域、１１．１１１ ・・・ｎ
ソース領域、１２．１１２ ・・・ｎ ドレイン領
域、２１１・・・ｐ ソース領域、２１２・・・ｐ ド
レイ１５．１１５，２１３・・・ゲート季化験、ン領域
、１．１０１，２０１・・・ソース、 ２．１０２，２０２・・・ドレイン、 ５、１０ｉ％、 ２０３・・・ゲート、５．Ｔ５．−・
際化膜。 以 上 ：：）、 出願人：′□株式会社 第二精工舎 代理人 弁理士 第・ 上 務 １ 図 に ７、 Ｔｔ ｊ１２ 図 〆＼／ｌρ ′χンβ Ｔス Ｔ４
とＭＯＳ−８１Ｔ （Ｆ）混載した進積回路の工程を説
明するための断面図、 第２図（ａ）〜（ｅ）Ｆｉ本発明の他の製造工程例管説
明する大めのＣＭＱＢ・８工Ｔの各１稚断面図でるる。 Ｔ１・・・ｎチャンネルＭＱＢＴ。 Ｔ３・・・ｎチャンネルＭＯ８・８工Ｔ。 Ｔ４・ＰチャンネルＭ Ｑ Ｂ −Ｓ工Ｔ１１０・・・
ｎ型基板、 ４・・・Ｐウェル、１４．１１４，２
１４・・・チャンネル領域、１１．１１１ ・・・ｎ
ソース領域、１２．１１２ ・・・ｎ ドレイン領
域、２１１・・・ｐ ソース領域、２１２・・・ｐ ド
レイ１５．１１５，２１３・・・ゲート季化験、ン領域
、１．１０１，２０１・・・ソース、 ２．１０２，２０２・・・ドレイン、 ５、１０ｉ％、 ２０３・・・ゲート、５．Ｔ５．−・
際化膜。 以 上 ：：）、 出願人：′□株式会社 第二精工舎 代理人 弁理士 第・ 上 務 １ 図 に ７、 Ｔｔ ｊ１２ 図 〆＼／ｌρ ′χンβ Ｔス Ｔ４
Claims (7)
- （１）−導電型の第１チヤンネル領域を有し、−導電型
に対し炉部を型チャンネルを有する第１の絶縁ゲー）（
ＭＩｌ）ランジスメと、前記第１チヤンネル領域よりも
不純物密度の似い一部１ｕｌｌの第２チヤンネルｆ（鍵
を有し、逆導電型チャンネルの第２のＭ工Ｓトランジス
タとの少なく共２種のトランジスタを積載し九集積回路
において、前記第２チヤンネル領域が前記艶１チャンネ
ル領域と同一工程で形成された一部電型領域上本しくは
ｔＩ４１チャンネル領域の延在し穴領域上のエピタキシ
ャル成長層内に形成されていることｔ−％徴とするＭＩ
Ｓ集積回路。 - （２）前記＄１チャンネル領域が逆導電型基板内に形成
された一部１［Ｗウェル領域内ＫＴｏの、該ウェル領域
内忙前記第１のトランジスタが形成され、前記ウェル領
域と同一工程で設けられた他の一導電ｍ領域上のエピタ
キシャル成長層に前記第２チャンネル領域及び第２のト
ランジスタを設けたことを特徴とする特許請求の範囲第
１項記載のＭＩ８集積回路。 - （３）前記逆導電型基板上に設けられた一部１１型チャ
ンネルの第３のＭ工Ｓトランジスタと、前記基板上で該
基板より不純物密度の低いエピタキシャル成長層内に設
けられた一部［型チャンネルの第４のＭＩＳ）ランジス
タとを含むととｔ−特徴とした特許請求の範囲第２項記
載のＭ工Ｓ集積回路。 - （４） 前記第２もしくは第４のＭ工Ｓトランジスタ
が静電誘導トランジスタであることｔ−％徴とする特許
請求の範囲第１項から絹４項のいずれか記載のＭ工Ｓ集
積回路。 - （５） 第１の一部電型牛導体領域の一部にエピタキ
シャル成長層を堆積し咳領域より低不純物密度の第２の
一部Ｉｌ型領域を形成する工程、前記エピタキシャル層
の形成されない前記第１の領域の池の部分及び前記第２
の領域に閂−の不純物添加工程によるソース・ドレイン
形成、同一工程のゲート絶縁膜形成、同一工程より成る
電極形成吟によりそれぞれ逆導電型チャンネルのｌｉｔ
及びｆＩ４２のＭ工Ｓトランジスタを形成する工程より
成るＶ工８猿積回路の製造方法。 - （６）−導電型に対し逆導電型基板の一部にウェル状に
前記第１の一導電型領域管形成する工程、前記第１の領
域上及び前記基板の一部に絶縁膜の開孔を設ける工程、
該開孔部上にエピタキシャル層を形成し、それぞれ前記
第１の領域上に前記第２の領域ｔ１前記基板上で基板よ
り低不純物密度の炉部１１型の！４４の領域を設ける工
程、前記基板及び前記第４の領域内に向−不純物添加工
程によるソース・ドレインの形成、（ロ）一工程による
ゲート絶縁膜の形成、同一工程よるなる電極形成等によ
りそれぞれ一部電型チヤンネルの第５及びｆＪ４４のｙ
工Ｓトランジスタを形成する工程より成る特許請求の範
囲第５項記載のＭＩＢ集積回路の製造方法。 - （７）前記エピタキシャル成長層の形成にＴｏたり、前
記第１の領域もしくは基板上の絶縁膜に開孔部な設け、
低不純物密度の非単結晶薄膜を前記開孔部上及び前記絶
縁膜上に堆積した彼、熱処黒を施して前記開孔部を種と
する同相エピタキシャル成長層を前記開孔部上及びその
周辺に形成する工程より成ることを特徴とする特許請求
の範曲第５項または第６項記載のＭＩ日集積回路の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172334A JPS5874083A (ja) | 1981-10-28 | 1981-10-28 | Ｍｉｓ集積回路とその製造方法 |
| US06/831,063 US4635089A (en) | 1981-10-28 | 1986-02-19 | MIS-integrated semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172334A JPS5874083A (ja) | 1981-10-28 | 1981-10-28 | Ｍｉｓ集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5874083A true JPS5874083A (ja) | 1983-05-04 |
Family
ID=15939969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172334A Pending JPS5874083A (ja) | 1981-10-28 | 1981-10-28 | Ｍｉｓ集積回路とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635089A (ja) |
| JP (1) | JPS5874083A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5142641A (en) * | 1988-03-23 | 1992-08-25 | Fujitsu Limited | CMOS structure for eliminating latch-up of parasitic thyristor |
| US6617643B1 (en) | 2002-06-28 | 2003-09-09 | Mcnc | Low power tunneling metal-oxide-semiconductor (MOS) device |
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1981
- 1981-10-28 JP JP56172334A patent/JPS5874083A/ja active Pending
-
1986
- 1986-02-19 US US06/831,063 patent/US4635089A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4635089A (en) | 1987-01-06 |
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