JPS5875206A - デイジタル式プロセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、中央演算処理ユニット（ＣＰＵ）が多重化
されているディジタル式プロセス制御装置におけるＣＰ
Ｕ系統のバンプレス切換方式に関するものである。

従来この種の装置として第１図に示すものがあった。図
において（１）はプロセス、（２）はこのプロセスを制
御するための制御装置である。（３）、（４）はプロセ
ス（１）からのアナログ制御入力信号をディジタル変換
するアナログ入力装置、（１）、（８３は中央演算処理
ユニット（以下ＣＰ　Ｕ　）　（５）、（６）からのデ
ィジタル信号をアナログ信号に変換するアナログ出力装
置、Ｑ（＞はこのアナログ出力装置（７）、（８）から
の信号を選択的に切換えるスイッチである。又、（ｒ、
）は２重化された片系のｃｐｕ　（以１”ＣＰＵ−Ａ系
）であり、アナログ入力装置（３）から制御入力信号値
を読み取り、演算処理後アナログ出力装置（７）に出力
する。同様に（６）は２重化されたもう片系のＣＰＵＣ
以下ＣＰＵ−Ｂ系）であり、アナログ入力装置（４）か
ら制御入力値を読みとり演算処理後アナログ出力装置（
８）に出力する。

ＣＰＵ−Ａ系（５）及びＣＰＩＪ−Ｂ系（６）の故障検
出信号はロジック回路（９）に入力する。ロジック回路
（９）の出力はスイッチ０１に入力し、スイッチ００の
位置を選択する信号に使われる。

次に動作について説明する。ＣＰＵ−Ａ系（５）はアナ
ログ人力装置（３）を介して読み取ったプロセス（１）
からの制御入力信号値に基づいて制御演算を行ない、演
算結果をアナログ出力装置（７）を介してスイッチ０１
に伝える。ＣＰＵ−Ｂ系（６）も同様に、アノ−ログ入
力装置（４）を介して読みとったプロセス（１）からの
制御入力信号値に基づいて制御演算を行ないアナログ出
力装置（８）を介して演算結果をスイッチ００に伝える
　ＣＰＵ−Ａ系（５）、ＣＰＵ−Ｂ系（（ｊ）は全く同
じ演算を行なっているため、ＣＰＵが両系とも正常であ
る限りその演算結果は全く等しい。

ＣＰ　Ｕ　−Ａ系（５）は富に自己診断を行ない、診断
の結果、異常が発見されればＣＰＩＪ−Ａ糸故障信号を
ＯＮにする一同様にＣＰＵ−Ｂ系（６）も常に自己診断
を行なっており異常が発見されればＣＰＵ−Ｂ糸故障信
号をＯＮにする。７０シック回路（９）は上記のＣＰＵ
故障１を入力Ｉ７、いずれのＣＰＵ出力をプロセス（］
）に出力するか判断し、その結果をスイッチ０１目こ出
力する。スイッチ０１はロジック回路（９）の出力に従
って切換わり、ＣＰＵ出力を選択する。

例えば、ロジック回路（９）は、ＣＰＵが両系とも正常
であればスイッチａ１に対して現状維持を指令する。ま
たＣＰＵ−Ａ糸故障信号がＯＮになればＢを、ＣＰＵ−
Ｂ糸故障信号がＯＮになればＡを選択するようにスイッ
チ（１１７に指示し、万−ＣＩ”Ｕが両方とも故障した
ときは、スイッチ（Ｉｌ’ｌを相方の系から切離し制御
出力を現状維持させるような操作を行なう。

従って第１ピのような装置ではＣＰ　Ｕ−Ａ系（５）、
ＣＰＵ−Ｂ系（６）のいずれかが正常であればプラント
の制御を支障な（行なえるため、装置全体の信頼性を高
くすることができる。

しかしながら、従来のディジタル式プロセス制御装置で
は装置の冗長化が以上のように構成されているので、Ｃ
ＰＵ（５）、（６）の出力を切換えるハードウェア（例
えばスイッチＯｆ）　）が必要であり、しかも装置全体
の信頼性が切換ハードウェアの信頼性によって左右され
るため非常に信頼性の高いものが必要であり、特にアナ
ログ出力点数の多い制御システムでは切換ハードウェア
の設計が難しく、コストが高くなる等の欠点があった。

この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ＣＰＵの出力をソフトウェアで
切換えることにより、切換ハードウェアの不要な冗長化
ディジタル式プロセス制御装置を提供することを目的と
している。

以下、この発明の一実施例を図について説明する。第２
図において（１）はプロセス、（ホ）はこのプロセスを
制御するための制御装置である。（３）、（４）はプロ
セス（１）からのアナログ制御入力信号をディジタル変
換するアナログ入力装置、０◇、（イ）はディジタル入
力値を入力処理するディジタル入力装置、Ｑ葎はＣＰＵ
からのディジタル信号をアナログ信号に変換するアナロ
グ出力装置である。アナログ出力装置０３はＣＰＵとの
インタフェースがいわゆる２ポートとなっており、ＣＰ
Ｕ−Ａ系（５）からもＣＰＵ−Ｂ系（６）からもアクセ
スすることができる。

（５）は２重化された片系ＣＰＵ　ＣＰＵ−Ａ系であり
アナログ入力装置（３）からの制御入力信号値を読み取
り、演算処理後、ディジタル入力装置０υにより読み込
まれたロジック回路−の出力に従って、アナログ出力装
置（至）に出力する。同様に（６）は２重化されたもう
片系のＣＰＵ　ＣＰＵ−Ｂ系であり、アナログ入力装置
（４）から制御入力信号値を読み込み、演算処理後ディ
ジタル入力装置（イ）により読み込まれたロジック回路
−の出力に従ってアナログ出力装置（至）に出力する。

ＣＰＵ−λ系（５）及びＣＰＵ−Ｂ系（６）は常に自己
診断処理を行なっており、異常が検出されればそれぞれ
ＣＰＵ−Ａ系異常信号、ＣＰＵ−Ｂ系異常信号を′″１
′にする。ロジック回路−はこれらの異常信号をもとに
論理演算を行ない、その出力をディジタル入力装置０め
、（６）に供給する。

次に動作について説明する。

ＣＰＵ−Ａ系（５）、ＣＰＵ−Ｂ系（６）はアナログ入
力装置（３）、（４）及びディジタル入力装置０１）、
Ｑ′４から読み取ったアナログ入力値、ディジタル入力
値に従って演算処理を行なうが、そのソフトウェアをフ
ローチャートで示したものが第８図、第４図である。

第８図はＣＰＵ−Ａ系（５）のソフトウェアを示してい
る。ＣＰＵ系（５）はアナログ入力読み込み処理０］）
を行なった後制御演算処理（イ）を行ないアナログ出力
装置０葎に出力すべき出力データを演算する。ただし実
際の出力動作はこの時点では行なわない。

次にディジタル入力読み込み処理（ト）を実行しロジッ
ク回路ｍの出力値（Ａ系制御要求信号、Ｂ系制御要求信
号）を読み込む。判断子（ロ）はＡ系制御要求信号が１
′であるかどうか判断し、それがＯｆであればソフトウ
ェアの先頭にジャンプし、以上の処理を繰り返す。逆に
′１′であれば判断子（至）によりＢ系制御要求信号が
′１′であるかどうか判断し、それが′１′であればソ
フトウェアの先頭にジャンプし以上の処理を繰り返す。

逆に０′であればアナログ出力処理（至）を実行し、制
御演算処理Ｃ）の演算結果をアナログ出力バードウェア
０Φに出力した後ソフトウェアの先頭にジャンプし以上
の処理を繰り返す。すなわちＣＰＵ−Ａ系（５）は常に
制御演算を行なっているが、ロジック回路用の出力値が
、Ａ系制御要求信号−１、Ｂ系制御要求信号−０となっ
たとぎのみアナログ出力装置０：４に対し演算結果を出
力する。

第４図はＣＰＵ−Ｂ系（６）のソフトウェアを示してい
る。

アナログ入力読み込み処理Ｃ■、制御演算処理（６）、
ディジタル入力読み込み処理θ場はＣＰＵ−Ａ系（５）
と全く同じ処理を行なっている。しかし判断子■、に）
がＣＰ　Ｕ−Ａ系の場合と異なっており、ＣＰ　Ｕ　−
Ｂ系（６）ではロジック回路用の出力値がＡ系制御要求
信号−０、Ｂ系制御要求信号−１となったときのみアナ
ログ出力装置０埠に対し演算結果を出力する。

第５図はロジック回路（イ）の回路構成の一例を示した
ものである。図において、１５１）、［はＮＯＴ回路、
州はＡＮＤ回路を示す。

表　　１ 表１は第５図に示すロジックの真理値表であるが、ＣＰ
Ｕ−Ａ系異常信号が′″０′である限り、Ａ系制御要求
信号−１、Ｂ系制御要求信号−〇となり、ＣＰＵ−Ａ系
（５）がアナログ出力装置α［有］に演算結果を出力す
る。次にＣＰＴＪ−Ａ系異常信号が′１′でかつＣＰＵ
−Ｂ系異常信号が４′θ′である場合、。

Ａ系制御要求信号−〇、Ｂ系制御要求信号−１となりＣ
，ＰＵ−Ｂ系がアナログ出力装置０３に演算結果を出力
する。さらにＣＰＵ−Ａ系異常信号、ＣＰＵ−Ｂ系異常
信号がともに′１′となった場合は、Ａ系制御要求信号
、Ｂ系制御要求信号ともに５０′となり、いずれのＣＰ
Ｕからもアナログ出力処理は行なわれなくなり制御出力
は現状維持になる。

またロジック回路（列の異常によりＡ系制御要求信号、
Ｂ系制御要求信号がともに′″］′になった場合でも同
様にアナログ出力処すが行なオ）れなくなるため、やは
り制御出力は現状維持される。

なお上記実施例ではＣＰＵ（５）、（６）が２重化され
たディジタル制御装置の場合について説明したが、３重
化、あるいはさらに多重化されたディジタル制御装置で
あってもよく上記実施例と同様の効果を奏する。要する
に、小なくとも２重化された多重系に適用可能である。

以上のように、この発明によれば従来のハードウェアに
よる制御出力の切換をソフトウェアによる判断子に置き
換えているため、切換ハードウェアが不要となり装置が
安価にでき、その信頼性も高くなる。また切（良に関す
るインターロックをソフトウェアで構成できるため、複
雑なインターロックロジックを特別なハードウェアを追
加することなく実現できる。さらにロジック回路のトラ
ブルに対してもフェールセーフである設計が簡単にでき
る、などの効果がある。

【図面の簡単な説明】

第１図は従来の冗長化ディジタル式制御装置を示すハー
ドウェア構成図、第２図はこの発明による冗長化ディジ
タル式制御装置を示すハードウェア構成図、第３図はこ
の発明によるＣ　Ｐ　ｔＪ　Ａ系のソフトウェアフロー
チャ゛−トを示す図、第４図はこの発明によるＣＰＵＢ
系のソフトウエアフローチャ−トを示す図、第５図はこ
の発明によるロジック回路の一例を示す回路榴成図であ
る。 （１）・・・・・・・・・プロセス、（２）、（ホ）・
・・・・・・・・制御装置、（３）、（４）・・・・・
・・・・アナログ入力装置、（５）・・・・・・・・・
ＣＰＵ−Ａ系、（６）・・・・・・・・・ＣＰＵ−Ｂ系
、（７）　、（８）　、（１１・・・・・・・・・アナ
ログ出力装置、（９）、−・・・・・・・・ロジック回
路。 なお、各図中、同一符号は、同一あるいは相当部分を示
すものとする。 代理人　葛野信− 第１図 第３図 第１１図

Claims (1)

【特許請求の範囲】
1. プロセスからの制御入力を受（ブてプロセスへ出力すべ
   き制御出力を演算処理する中央演算処理ユニットＡ１及
   び中央＠算処理ユニットＢを有するディジタル式プロセ
   ス制御装置において、中央演算処理ユニットＡ及び中央
   演算処理ユニッ）Ｂの制御出力を受けて上記プロセスへ
   供給するマルチポート入出力装置、上記中央演算処理ユ
   ニットＡ　−及び中央演算処理ユニットＢの異常信号を
   入力し、健全な中央演算処理ユニッ）Ａあるいは中央演
   算処理ユニットＢの制御出力の発生を許すロジック回路
   を備えたことを特徴とするディジタル式プロセス制御装
   置。